ASIC電路中時鐘驅(qū)動的抗單粒子加固

王 棟，徐 睿，羅 靜

（中國電子科技集團公司第58研究所，江蘇 無錫 214035）

1 引言

CMOS工藝制成的ASIC電路在太空中應(yīng)用時，常常會因為受到總劑量效應(yīng)（TID）、單粒子翻轉(zhuǎn)效應(yīng)（SEU）、單粒子瞬態(tài)效應(yīng)（SET）等輻射效應(yīng)的影響，導(dǎo)致數(shù)據(jù)出錯，影響整個系統(tǒng)的可靠性。在原先大尺寸工藝條件下，由于柵氧化層較厚、場氧存在“鳥嘴效應(yīng)”，在輻射環(huán)境中，電路的總劑量效應(yīng)影響十分嚴重。其次，單粒子翻轉(zhuǎn)效應(yīng)（SEU）也會影響電路中的鎖存結(jié)構(gòu)，使得被鎖存數(shù)據(jù)出錯。隨著工藝尺寸的不斷縮小，柵氧化層的厚度不斷減薄，到了深亞微米工藝條件下，原先的局部氧化隔離（LOCOS）優(yōu)化成潛槽隔離（STI），外加利用版圖加固等手段，大大緩解了總劑量效應(yīng)對電路的影響。

但是，隨著CMOS關(guān)鍵尺寸的不斷減小，使得節(jié)點電容不斷減小，并且系統(tǒng)的電源電壓也在不斷降低。這樣，電路就更容易受到單粒子效應(yīng)的影響。值得注意的是，隨著電路工作頻率的增加，電路中由單粒子瞬態(tài)效應(yīng)（SET）引起的錯誤數(shù)不斷增加，對系統(tǒng)的影響越來越大[1,2]。其中，時鐘驅(qū)動電路（CLK）受SET效應(yīng)影響對整個電路而言最為嚴重。本文首先分析了SET效應(yīng)對時鐘樹的影響，然后提出了幾種加固方案，接著對幾種方案的原理和性能進行了分析。

2 單粒子瞬態(tài)效應(yīng)對時鐘電路的影響

一個簡單的H型時鐘樹電路如圖1所示。

假設(shè)時鐘樹在一個二級驅(qū)動上受到了單粒子效應(yīng)的影響，在該級上產(chǎn)生的瞬態(tài)擾動將依次傳遞給第三級和第四級。如果由單粒子擾動產(chǎn)生錯誤的時鐘信號傳遞到觸發(fā)器，將使觸發(fā)器鎖存錯誤的信號[3,4]。簡單的波形如圖2所示。

圖2（a）為正常情況下時鐘信號和對應(yīng)的數(shù)據(jù)信號波形。在時鐘CLK信號的上升沿，電路將輸入信號D的數(shù)據(jù)鎖存，使Q端的狀態(tài)從低電平變?yōu)楦唠娖健５擟LK信號受到單粒子效應(yīng)影響后，產(chǎn)生了一個與時鐘信號可比擬的擾動脈沖，其波形如圖2（b）所示，此擾動會引起觸發(fā)器錯誤翻轉(zhuǎn)，鎖存錯誤的數(shù)據(jù)，從而影響整個電路的工作狀態(tài)。同樣，如果RESET復(fù)位信號受到擾動，將會錯誤地使觸發(fā)器置位或清零，也導(dǎo)致整個芯片出錯。

隨著關(guān)鍵尺寸的縮小、電源電壓的降低、電路工作頻率的增加，單粒子瞬態(tài)效應(yīng)對電路的影響越來越大。在深亞微米條件下，時鐘電路的單粒子效應(yīng)已經(jīng)成為制約芯片在輻射條件下正常工作的主要因素。因此，如何對時鐘電路的單粒子效應(yīng)進行加固，是我們此次研究的重點。

3 時鐘電路的加固設(shè)計

針對CLK電路，本文提出了四種電路級的加固方案，包括加入Schmitt 電路、延時濾波器、三模冗余結(jié)構(gòu)、增加結(jié)點電容。

3.1 采用Schmitt電路加固設(shè)計

Schmitt電路原理圖如圖3所示，由PMOS管Tp1～Tp3，NMOS管Tn1～Tn3組成。設(shè)PMOS管的開啟電壓為VTP，NMOS管開啟電壓為VTN，輸入信號VI為三角波。

當VI＝0時，Tp1、Tp2導(dǎo)通，NMOS管截止，輸出VO為1。VO的高電平使得Tp3截止，Tn3導(dǎo)通且工作于源極輸出狀態(tài)。Tn2的源極保持高電位，為VDD－VTN。

當VI電位逐漸升高、VI＞VTN時，Tn1首先導(dǎo)通，由于Tn2的源極保持高電位，即使VI＞VDD/2時，Tn2仍然不能導(dǎo)通，直到VI繼續(xù)升高直至Tp1、Tp2趨于截止時，隨著內(nèi)阻的增加，VO才開始相應(yīng)地減小。當VI－Vsn2≥VTN時，Tn2導(dǎo)通。并引起正反饋，使得Tn2的導(dǎo)通電阻下降。隨之，Tp1和Tp2迅速截止。VO轉(zhuǎn)換為低電平。VO的低電平使得Vn3截止，Tp3導(dǎo)通并工作在源極輸出狀態(tài)，Tp2的源極電壓Vsp2＝0 －VTP。

同理可知，當VI逐漸下降時，電路工作過程與VI上升過程類似，只有當|VI－Vsp2|＞|VTP|時，電路又變?yōu)檩敵鰹楦摺?/p>

綜上所述，Schmitt電路有兩個不同的閾值電壓，正向閾值電壓會比VDD/2大很多，而負向閾值電壓會比VDD/2低。正是利用了該特性，使CLK電路能夠濾除一些不需要的毛刺，從而具有了抗SET效應(yīng)的能力。電路仿真圖如圖4所示，當擾動使高電平從3.3V降低至1.1V，或?qū)⒌碗娖綇?V抬高至2V，經(jīng)過Schmitt電路后的波形還能保持不變。設(shè)計時將Schmitt作為時鐘樹的末級驅(qū)動，可濾除CLK信號中不必要的干擾。

3.2 采用延時濾波器的加固設(shè)計

延時濾波器是基于C單元[5]而設(shè)計的，C單元的結(jié)構(gòu)如圖5（a）所示。C單元相當于一個反相器，但只有當兩個輸入端A和B狀態(tài)相同時，輸出端E的狀態(tài)才會改變，而如果A和B的狀態(tài)不相同，E則保持原有的狀態(tài)不變。將延時單元加入C單元中的一個輸入端，如圖5（b）所示，使同一信號在兩個時間內(nèi)進行運算[6]，這樣就構(gòu)成了一個延時濾波器。

延時濾波器是在時間域上對CLK電路進行加固，要求延時單元的時間要大于SET對CLK信號擾動的時間，通過對兩個不同時間點的數(shù)據(jù)進行操作，輸出最后的信號。

3.3 三模冗余的加固結(jié)構(gòu)

三模冗余結(jié)構(gòu)是將一個CLK信號擴展為三路信號，然后通過一個表決器將最終的CLK信號提供給電路。只要其中兩路或以上信號有效，則輸出的信號有效，其電路結(jié)構(gòu)和真值表如圖6所示。在設(shè)計輸入時，要求同時有三個時鐘信號輸入。在內(nèi)部布局布線時，要求三路信號排布上分開，以避免單粒子同時擾動兩路信號。利用三模冗余結(jié)構(gòu)，只要保證三路中有兩路信號正確，就可以將正確的CLK信號輸出至所需的時序邏輯。

3.4 增加結(jié)點電容的加固設(shè)計

通過增加結(jié)點電容來對時鐘信號加固，最簡單的方法就是增加反相器的W/L，以起到保護CLK數(shù)據(jù)傳輸?shù)淖饔?。研究表明，?0nm工藝條件下，當反相器的驅(qū)動能力大于18×?xí)r，其有很好的抗單粒子效應(yīng)的能力[7]。因此，我們也將增大反相器W/L作為一種加固方案。

以上介紹了四種CLK電路的加固方案，接下來將對每種方案的特點進行分析。

4 加固方案的性能分析

利用0.18μm工藝庫，對以上幾種加固方案進行了Hspice仿真分析，以比較各個加固方案的優(yōu)缺點。

（1）利用Schmitt電路對CLK加固后，可以減輕SET效應(yīng)對CLK的影響。其對系統(tǒng)的延時影響很小，可以控制在100.s-1以內(nèi)，功耗增加也不是很大。而且，Schmitt電路輸出端的結(jié)點電容較大，也會在一定程度上抑制輻射效應(yīng)對下一級電路產(chǎn)生的影響。但是問題在于，當電源電壓降得很低、而輻射引起的SET效應(yīng)產(chǎn)生的擾動達到與電源電壓可比擬的量級時，Schmitt電路加固的作用就完全喪失了，它會將與CLK信號擺幅相似的大擾動信號輸出至系統(tǒng)，導(dǎo)致系統(tǒng)出錯。

（2）利用延時濾波器對CLK電路加固后，可以消除SET效應(yīng)對CLK的影響，對系統(tǒng)功耗增加不是很大。但延時濾波器的缺點在于：為了達到加固的目地，增加了CLK端的延時，限制了電路在高速情況下的應(yīng)用。為達到CLK和數(shù)據(jù)信號在時序上的統(tǒng)一，需要在數(shù)據(jù)輸入端也增加延時濾波單元，限制了整個芯片的工作速度，也給系統(tǒng)增加了額外的資源消耗。

（3）利用三模冗余結(jié)構(gòu)對電路加固后，也可以消除SET效應(yīng)對CLK的影響，同時不會對系統(tǒng)造成很大的延時影響。但此加固方案的缺點在于嚴重加劇了系統(tǒng)的功耗開銷和芯片面積。由于需要將原本一路的CLK信號復(fù)制成三路，再通過表決器表決，其方案將CLK信號所需要的資源增大了數(shù)倍。對于超大規(guī)模系統(tǒng)芯片而言是難以接受的。所以，利用此方案加固，需要綜合考慮到對系統(tǒng)功耗和版圖面積的影響。

（4）利用增加結(jié)點電容的方法對CLK信號加固后，可減輕SET對電路的影響，同時不影響系統(tǒng)工作頻率。缺點就是，太大的后級驅(qū)動管，給前級驅(qū)動管的W/L提出了很高的要求，很可能需要上百的寬長比，對系統(tǒng)的功耗和面積也提出了挑戰(zhàn)。

綜上所述，幾種加固方案的優(yōu)缺點比較如表1所示。

5 總結(jié)

文章針對ASIC電路中CLK驅(qū)動抗SET效應(yīng)加固進行了探討。分析了深亞微米工藝條件下，SET效應(yīng)對CLK電路的影響。對此，提出了四種加固設(shè)計方案，分析了四種加固方案的機理，并比較了四種加固方案的優(yōu)缺點。經(jīng)研究得出：在對ASIC電路的CLK進行抗SET加固時，需要折中考慮規(guī)模、功耗、延時等因素。在電路復(fù)雜度不高的情況下，可考慮用三模冗余結(jié)構(gòu)加固，在電路工作頻率不是很高的情況下，可考慮用Schmitt或延時濾波結(jié)構(gòu)進行加固。如果電路的復(fù)雜度和頻率都比較高，則可以考慮使用增加結(jié)點電容的方式，局部采用三模冗余或濾波延時進行加固。此研究為以后研制抗輻射ASIC電路提供了良好的借鑒和基礎(chǔ)。

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