一種適用于高速CMOS圖像傳感器中的采樣保持電路設(shè)計

蔡坤明，丁扣寶，羅 豪，韓 雁

(浙江大學微電子與光電子研究所，杭州310027)

積分器陣列作為CMOS圖像傳感器的核心模塊，主要完成模數(shù)轉(zhuǎn)換之前的信號處理功能。積分器陣列由多通道積分器、采樣保持電路、時序控制電路和降噪聲機制［1］組成。其中的采樣保持電路主要對多通道積分器產(chǎn)生的電壓信號進行采樣和輸出，其性能高低直接決定了整個系統(tǒng)性能的好壞。隨著CMOS圖像傳感器在醫(yī)療成像、安全檢測和軍事偵查等領(lǐng)域的廣泛應(yīng)用，對積分器陣列的性能提出了更高的要求。特別在當今數(shù)字信號處理技術(shù)不斷發(fā)展，軍事偵查應(yīng)用不斷出現(xiàn)的背景下，出現(xiàn)了對高速高精度積分器陣列的需求，這些都給陣列積分器電路的設(shè)計帶來了新的挑戰(zhàn)［2］。

采樣保持電路作為高速高精度陣列積分器電路中最重要的模塊之一，它的設(shè)計卻是困難的，特別是開關(guān)這一基本單元的設(shè)計。小尺寸的開關(guān)帶來大的導(dǎo)通電阻和非線性;大尺寸的開關(guān)則帶來大的寄生電容，影響電路的工作速度。除此之外，在高頻輸入下，由于開關(guān)寄生電容的影響會使開關(guān)輸入與輸出發(fā)生信號饋通現(xiàn)象。不理想的關(guān)斷特性帶來了保持的誤差，同時襯底偏壓效應(yīng)所帶來的閾值電壓變化也使電路的線性度下降。

已有的關(guān)于采樣保持電路的研究主要集中在提高采樣開關(guān)的性能，主要的技術(shù)有自舉開關(guān)的設(shè)計、襯底同步采樣設(shè)計等等［3－4］。但現(xiàn)有的技術(shù)并不能很好的解決寄生電容引入的信號饋通和襯底偏壓效應(yīng)引起的閾值電壓變化等問題。

為解決以上兩個問題，本文提出了一種關(guān)斷特性良好的高速高精度采樣保持電路的設(shè)計方法。設(shè)計了一種可以抑制襯底偏壓效應(yīng)的T型結(jié)構(gòu)開關(guān)用于保持階段的反饋路徑中?；赟MIC(中芯國際)0.13 μm標準CMOS工藝設(shè)計了一個高速高精度采樣保持電路。Spectre仿真結(jié)果表明，本采樣保持電路具有很好的線性度和信噪失真比，能滿足高性能CMOS圖像傳感器對采樣保持電路的要求。

1 采樣保持電路的設(shè)計

1.1 電路拓撲結(jié)構(gòu)

采樣保持電路主要有兩種拓撲結(jié)構(gòu):電荷重分配型和電容翻轉(zhuǎn)型［5］。電荷重分配型可以處理較大的輸入共模變化，但其反饋系數(shù)小、對運放帶寬要求高、占用面積大等缺點使得它的應(yīng)用一直受限。本文采用電容翻轉(zhuǎn)型架構(gòu)，如圖1所示，它在功耗和性能方面具有很多優(yōu)勢，本文采用后者的架構(gòu)。它的架構(gòu)如圖1所示。Φ1，Φ2是兩相不交疊時鐘，Φ1p是與Φ1同步但提前關(guān)斷的時鐘信號。當Φ1信號有效時，電路處于采樣狀態(tài)，輸入差分信號被采樣到電容C上，Φ1關(guān)斷前，Φ1p提前關(guān)斷，使得電容C不再有電荷泄放的直流通道，因此不會有來自采樣開關(guān)的電荷注入和時鐘饋通到采樣電容。當Φ2信號有效時，電容C發(fā)生翻轉(zhuǎn)，其底極板接到運放的輸出端，電路處于保持狀態(tài)，由于電荷守恒，運放的輸出端將保持Φ1相斷開前的電壓值。在兩相不交疊時鐘下，電路完成了采樣保持的功能。

圖1 電容翻轉(zhuǎn)型采樣保持電路

對于Φ1所對應(yīng)的采樣開關(guān)，在采樣相時，其可以等效為一個阻抗為Ron的電阻。在設(shè)計中，開關(guān)導(dǎo)通阻抗的非線性在很大程度上影響著開關(guān)的線性特性，特別是對無雜散動態(tài)范圍的影響［6］。忽略襯偏效應(yīng)，開關(guān)電阻Ron可表示的大小為:

顯然，Ron是一個與輸入信號Vin相關(guān)的非線性電阻，這會在輸出信號中引入諧波失真，影響電路的動態(tài)特性［7］。因此，對于采樣開關(guān)，一般采用自舉開關(guān)，其導(dǎo)通電阻與輸入信號無關(guān)，因而可以實現(xiàn)更好的動態(tài)特性。

通過以上分析可知，輸入采樣開關(guān)的設(shè)計可以采用具有恒定柵源電壓的自舉開關(guān)和利用一相提前關(guān)斷的開關(guān)來減少電路的非線性、電荷注入和時鐘饋通效應(yīng)。而對電容翻轉(zhuǎn)后，電路的保持過程，在傳統(tǒng)的設(shè)計中往往只采用普通的CMOS傳輸門作為保持路徑的開關(guān)［8］。下面分析采用傳統(tǒng)的設(shè)計方法所帶來的問題。

圖1中，Φ2所對應(yīng)的保持開關(guān)若采用CMOS傳輸門來實現(xiàn)，其在高頻下的等效模型可以由圖2來表示。

圖2 CMOS傳輸門寄生電容模型

當傳輸門閉合時，輸入與輸出相連，傳輸門開關(guān)中存儲一定的電荷以形成溝道。當開關(guān)斷開時，一方面溝道電荷的泄放和時鐘饋通效應(yīng)將在輸出端疊加一個誤差信號。另一方面，雖然開關(guān)斷開，但在高頻輸入信號下，傳輸門的寄生電容Cgs、Cgd、Cds由于串聯(lián)相連，形成了交流小信號通道，引入的饋通電荷也影響電路的輸出保持。再考慮襯底偏壓效應(yīng)，當CMOS傳輸門傳輸高電平時，NMOS管的襯底和源極均為地電位，但隨著電壓的傳輸，輸出電壓不斷抬高，源電位不斷升高，在襯底和源之間就形成了偏置電壓，最大可達VDD。這個襯底偏壓將使NMOS的閾值電壓升高，從而使導(dǎo)通電阻改變，影響電路的線性性能，甚至可能會因閾值損失而直接影響到輸出信號的幅度。

在不考慮襯底偏壓影響時，閾值電壓可表為［9］:

其中，

Φms為多晶硅和襯底的功函數(shù)之差的電壓值

Qdep為耗盡層電荷，Cox單位面積的柵氧化層電容?？紤]襯底偏壓效應(yīng)后，閾值電壓為:

襯底與源極的電壓差將影響MOS管的閾值，進而影響電路的線性度。

由上分析可知，在高速高精度的采樣保持電路設(shè)計中，對于保持支路，傳統(tǒng)的CMOS傳輸門開關(guān)不能解決高頻輸入下電荷饋通效應(yīng)和閾值電壓變化的影響，從而使電路的線性度下降，信噪比降低。

1.2 保持開關(guān)設(shè)計

為解決以上兩個問題，重新設(shè)計了用于保持支路的開關(guān)。如圖3所示。

圖3 保持開關(guān)及控制時序

Phi1、Phi2是兩相不交疊時鐘，M1與 M9，M2與M10，M7與 M8分別構(gòu)成了三個 CMOS傳輸門 T1、T2、T3。其中，T1、T2在同相時鐘信號作用下工作，T3的工作時序與T1、T2相反。M3～M6構(gòu)成了抑制襯底偏壓效應(yīng)的結(jié)構(gòu)。

設(shè)計的保持開關(guān)工作原理如下:

當 Phi1=1、Phi2=0 時，T1、T2閉合，T3關(guān)斷，輸入信號通過開關(guān)T1、T2傳送至輸出端。設(shè)T1與T2的寬長比相同，認為它們的阻值一樣，設(shè)為Ron。則2Ron與負載電容C構(gòu)成了濾波器。在設(shè)計中為使開關(guān)電路足夠快，濾波器的時間常數(shù)必須小于系統(tǒng)要求的工作時間，即:

fu為系統(tǒng)的工作頻率，在本設(shè)計中是100 MHz。根據(jù)負載的大小，在設(shè)計中可以選擇合適的開關(guān)寬長比以滿足系統(tǒng)要求。由于采用的是N阱CMOS工藝，PMOS管的襯底偏壓效應(yīng)最為嚴重。可以通過獨立的N阱，針對PMOS管進行抑制襯偏效應(yīng)的設(shè)計。T1管的工作機理是這樣的:

PMOS管M9是單獨制作在一個N阱里，且該阱不接電源電壓而通過另一NMOS管M3接到開關(guān)管T1的輸入端，成為輸入自偏置的工作方式。當輸入信號增大時，M9的襯底偏壓也隨之升高，使襯底電位與輸出電位可以同步變化，保持固定偏壓。反之亦然。同時，由于有M4管，當傳輸門T1截止時，M4導(dǎo)通，將襯底接到電源電壓，不使PMOS管M9襯底浮置，并且可以防止干擾并增加模擬開關(guān)的關(guān)斷電阻。

當Phi1=0，Phi2=1 時，T1、T2關(guān)斷，T3閉合。若無T3，如圖4所示，T1與T2間的柵源、柵漏、源漏寄生電容將使輸入信號饋通到輸出端。特別是在高頻輸入信號下，這種影響更不能忽視。而在本設(shè)計中，由于采用了T3管提供了交流小信號到地的通路，輸入饋通信號將通過T3旁路到地，避免了輸入信號耦合到輸出造成的誤差。從而實現(xiàn)了更為精確的保持功能。

圖4 含寄生電容的保持開關(guān)模型

1.3 運放的設(shè)計

利用增益增強技術(shù)［10］，設(shè)計的增益增強型套筒式運算放大器如圖5所示。電路由三部分構(gòu)成:主運放、輔助運放、共模反饋電路。主運放是套筒式架構(gòu)［8］，可以達到很高的帶寬;輔助運放不需要有大的擺幅，采用折疊共源共柵架構(gòu);共模反饋電路用來穩(wěn)定電路的輸出，由開關(guān)電容共模反饋電路和連續(xù)時間共模反饋電路組成［11］。

對于精度為12 bit的采樣保持電路來說，要求運放的建立誤差Verror小于LSB/2。其中:

由式2，3 可得，A ＞8 192，即78.26 dB。

運放有限的建立時間也將造成系統(tǒng)建立的誤差。對于輸入信號頻率為100 MHz的采樣保持電路，要求運放在半個時鐘周期內(nèi)(t=5 ns)建立到所需要的精度。在簡單的單極點階躍響應(yīng)中，運放的輸出為:

其中，Videal是運放理想的輸出。建立誤差小于LSB/2，有:

圖5 增益增強型套筒式運放及共模反饋電路

根據(jù)式(8)，可以求得運放的單位增益帶寬應(yīng)大于358 MHz。若綜合考慮時鐘饋通、電荷注入、工藝誤差等非理想因素，應(yīng)適當放寬對指標的要求［12］。因此本文的設(shè)計目標是增益大于90 dB，帶寬大于500 MHz。

2 電路仿真與對比

在SMIC(中芯國際)0.13 μm標準CMOS工藝下對采樣保持電路進行了瞬態(tài)仿真和FFT變換。表1為增益增強型運放在各個工藝角下仿真的情況。

表1 運放在不同工藝角下的仿真結(jié)果

在電源電壓3.3 V，輸入信號頻率20 MHz，采樣時鐘100 MHz時的瞬態(tài)仿真波形如圖6所示。圖7為輸入信號頻率為49.85 MHz(奈奎斯特頻率)時進行2 048點FFT分析的頻譜圖。由頻譜圖可知，電路的SINAD 為85.5 dB，SFDR 達到92.87 dB，具有很高的信噪失真比和動態(tài)范圍。而功耗僅為32.8 mW。

圖8為采用抑制襯底偏壓效應(yīng)T型開關(guān)與普通CMOS傳輸門開關(guān)，在不同輸入信號頻率下，信噪失真比和動態(tài)范圍的比較。由比較可知，作為衡量采樣保持電路性能高低的主要動態(tài)指標:信噪失真比、無雜散動態(tài)范圍，采用本設(shè)計的高速高精度采樣保持電路具有更好的性能，完全可以滿足高速高精度應(yīng)用場合對CMOS圖像傳感器的要求。

圖6 采樣保持電路瞬態(tài)仿真

圖7 輸入奈奎斯特頻率時2 048點FFT分析頻譜圖

圖8 不同輸入信號頻率下兩種采保電路的性能比較

3 結(jié)論

本文基于SMIC0.13 μm標準CMOS工藝設(shè)計了采樣保持電路。通過一種既可以抑制襯底偏壓效應(yīng)又可以減少高頻輸入下信號饋通的保持開關(guān)的設(shè)計實現(xiàn)了采樣保持電路更好的線性度和信噪比。仿真結(jié)果表明，該高性能采樣保持電路可以用于高精度高速應(yīng)用的場合的CMOS圖像傳感器的設(shè)計中。

［1］田里，姚素英，周津，等.CMOS圖像傳感器的自適應(yīng)降噪方法研究［J］.傳感技術(shù)學報，2008，21(9):1561－1565.

［2］侯舒志，姚素英，周津，等.CMOS圖像傳感器時序控制方法研究與實現(xiàn)［J］.固體電子學研究與進展，2007，27(1):119－122.

［3］Yang W，Dan K，Iuri M，et al.A 3－V 340－mW 14－b 75－Msample/s CMOS ADC with 85－dB SFDR at Nyquist Input［J］.IEEE Journal of Solid-State Circuits，2001，36(12):1931－1936.

［4］Park J B，Yoo S M，Kim S W，et al，A 10－b 150－Msample/s 1.8－V 123－mW CMOS A/D Converter with 400－MHz Input Bandwidth［J］.IEEE Journal of Solid-State circuits，2004，39(8):1335－1340.

［5］Waltari M，Halonen K.A 220－Msample/s CMOS Sample-And-Hold Circuit Using Double-Sampling［J］.Analog Integrated Circuits and Signal Processing，1999，18:21.

［6］Germano Nicollini，Pierangelo Confalonieri，Daniel Senderowicz，et al.A Fully Differential Sample-And-Hold Circuit for High-Speed Applications［J］.IEEE Journal of Solid-State Circuits，1989，24(5):1461－1465.

［7］潘星，王永祿，斐金亮，等.一種高性能采樣/保持電路的設(shè)計［J］.微電子學，2008，38(3):442－444.

［8］楊斌，殷秀梅，楊花中，等.一種高速高精度采樣/保持電路［J］.半導(dǎo)體學報，2007，28(10):1642－1644.

［9］Behzad Razavi.Design of Analog CMOS Integrated Circuits［M］.Mc Graw Hill Education，2001，ch2.

［10］Imran Ahmed，David A Johns.A High Bandwidth Power Scalable Sub-Sampling 10－Bit Pipelined ADC with Embedded Sample and Hold［J］.IEEE Journal of Solid-State Circuits，2008，43(7).

［11］S Chatterjee，P Kinget.A 0.5V 1－MSps Track-And-Hold Circuit with 60－dB SNDR［J］.IEEE Journal of Solid-State Circuits，2007;41(4):722－729.

［12］Francesco Centurelli，Pietro Monsurrò，Salvatore Pennisi，et al.Design Solutions for Sample-and-Hold Circuits in CMOS Nanometer Technologies［J］.IEEE Transactions on Circuits and Systems-II:Express briefs，2009，56(6).