一種高電源抑制比帶隙基準源的設計

龔美霞 ， 丁寧

南京信息職業(yè)技術學院 10046

0 引言

帶隙基準是所有基準電壓中最受歡迎的一種，由于其具有與電源電壓、工藝、溫度變化幾乎無關的突出優(yōu)點，所以廣泛應用于高精度的比較器、A /D 或D/A 轉換器、LDO 穩(wěn)壓器以及其它許多模擬集成電路中。帶隙基準的主要作用是在集成電路中提供穩(wěn)定的參考電壓或參考電流，因此這就要求基準對電源電壓的變化和溫度的變化不敏感。本文結合工程實際的要求設計了一款具有高的電源抑制比（PSRR）、低的輸出基準電壓的帶隙基準電壓源。本次設計采用SMIC公司的0.18μm工藝進行仿真，Hspice的仿真結果表明該基準源在電源抑制比(PSRR)、溫度特性等方面有良好的性能。

1 帶隙基準的基本原理

帶隙基準的基本原理是根據(jù)硅材料的帶隙電壓和溫度無關的特性，利用△VBE的正溫度系數(shù)與雙極型晶體管VBE的負溫度系數(shù)相互抵消，實現(xiàn)低溫漂、高精度的基準電壓。雙極型晶體管提供發(fā)射極偏壓VBE；由兩個晶體管之間的△VBE產(chǎn)生VT，通過電阻網(wǎng)絡將VT放大α倍；最后將兩個電壓相加，即VREF=VBE+αVT，適當選擇放大倍數(shù)α，使兩個電壓的溫度漂移相互抵消，從而可以得到在某一溫度下為零溫度系數(shù)的電壓基準。

2 電路設計與性能分析

2.1 電路結構

本文設計所采用的整體結構如圖1所示，其中運算放大器的結構如圖2所示。

圖1 整體帶隙結構

圖2 運放結構

圖1中的3只PMOS管參數(shù)相同，因此流過它們的電流也相同，于是得輸出基準電壓：

其中N為Q2與Q1的發(fā)射區(qū)面積之比，通過調節(jié)參數(shù)可使輸出基準電壓在某一溫度下溫度系數(shù)為零；另外，通過選取不同R3的值，可得到不同的基準電壓。

2.2 性能分析

在該基準源電路中，其中一個重要的指標是電源電壓抑制比PSRR。提高PSRR可以從器件本身或電路結構的設計兩方面來實現(xiàn)，對于給定工藝的前提下，只能通過電路結構設計的優(yōu)化改善PSRR。通常在電路中使用負反饋控制的原理，根據(jù)圖1分析，當電源電壓升高，引起電流增大，運放兩輸入端的電位均升高，但電阻R2上面的電壓降是線性增大的，而二級管上的電壓降是呈對數(shù)上升的，其上升的速度低于R2上的電壓降，所以運放由于輸入正電壓使得輸出電壓上升，這樣將導致電流減小，即形成深度負反饋使電流穩(wěn)定，也就是輸出電壓與電源電壓基本無關。此外，當電源電壓變化時，將使運放的輸出電壓Vo也跟隨變化，Vo的跟隨特性不好會影響輸出基準電壓的精度，電源變化可能對VBE產(chǎn)生影響，這就需要運放能將這種影響反映出來，也就是說運放的PSRR要高，所以選擇P差分對輸入的運放。

對于基準源的另一個重要指標溫度系數(shù)來講，它與運放的性能也有密切的關系。如果溫度升高，由于電阻有較大的溫度系數(shù)，導致運放的輸出電壓升高，控制支路中的電流減小，最終使運放兩輸入節(jié)點電壓相等，所以運放的增益越高，對電路的控制能力越強，越有利于改善電路的溫度系數(shù)。此外，運放中將采用密勒電容進行補償以保證整個系統(tǒng)的穩(wěn)定性。

3 電路仿真結果

3.1 運放性能仿真

圖3為運放增益和相位裕度的仿真結果，本文所設計的運放的增益達到85dB,有利于提高電源抑制比；采用密勒補償使運放的相位裕度為67度，具有良好的穩(wěn)定性。

圖3 運放的增益和相位仿真結果

3.2 帶隙基準源整體性能仿真

帶隙基準產(chǎn)生電路使用SMIC公司的0.18μm工藝，利用Hspice仿真工具進行仿真。在典型工藝模型下，電路工作電壓為3V，在25℃時輸出基準電壓為840mv。

圖4為輸出基準電壓隨溫度的變化情況，當溫度由-40℃到120℃變化時，輸出基準變化在9mv左右，由此可算出基準電壓的溫度系數(shù)為67ppm/℃；圖5為基準電壓隨電源電壓變化的情況，當電源電壓由2.5V上升到7V時，輸出基準電壓變化小于0.022%。

圖4 基準電壓隨溫度變化仿真結果

圖5 基準電壓隨電源電壓變化仿真結果

在典型工藝模型下，對電路在1-10MHz進行交流分析，測出輸出電源抑制比，在250Hz內(nèi)，PSRR大于87dB，之后以20dB/dec下降，顯示出電路在低頻時具有較高的電源抑制能力，其仿真結果如圖6所示。

圖6 電源抑制比隨頻率的變化仿真結果

4 結束語

本文設計了一款具有高電源抑制比、穩(wěn)定性良好的帶隙基準電壓源，當溫度由-40℃到120℃變化時，輸出變化在9mv左右，電源由2.5V變化到7V時，基準變化小于0.022%；在低頻下，該電路的電源抑制比高達87dB。仿真結果顯示出電路具有良好的性能，適用于對電源抑制比和穩(wěn)定性要求高的線性穩(wěn)壓器等電路中。

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