多FPGA驗證平臺引腳限制的解決方案

胡文彬, 吳劍旗,2, 洪 一,2

(1.合肥工業(yè)大學(xué) 計算機與信息學(xué)院,安徽 合肥 230009;2.中國電子科技集團 第38研究所,安徽 合肥 230031)

0 引 言

FPGA驗證是IC設(shè)計者普遍采用的一種驗證手段。FPGA的容量雖然不斷增大,但是許多超大規(guī)模ASIC不能在一片F(xiàn)PGA上實現(xiàn),所以面臨著將一個IC設(shè)計劃分到幾個FPGA內(nèi)的情況,劃分軟件將不同的模塊劃分到不同的FPGA內(nèi),將互連信號指定到驗證板的互連路徑上。把ASIC分割到不同F(xiàn)PGA內(nèi)時,模塊間的信號線可能達到上萬根,而FPGA的可用IO是有限的,這樣造成邏輯線數(shù)量遠大于物理連線數(shù)量。

針對FPGA可用IO數(shù)量有限這一情況,IC驗證者通常采用以下方式來實現(xiàn)驗證：①采用非對稱的FPGA拓?fù)浣Y(jié)構(gòu)或構(gòu)建可編程的互連芯片F(xiàn)PIC[1];②應(yīng)用設(shè)計分割軟件對設(shè)計進行合理劃分,在對設(shè)計進行劃分時使用更為先進的劃分算法,盡量避免產(chǎn)生寬總線;③利用FPGA內(nèi)的資源對IO進行復(fù)用,通過LE資源實現(xiàn)虛擬線路[2]。大多數(shù)FPGA原型版供應(yīng)商采用在模塊與IO端口間插入一個高速串行收發(fā)器(SERDES)的方法,由于使用了LVDS技術(shù),提高了系統(tǒng)的工作頻率,發(fā)揮了FPGA平臺的高效性能。

IO復(fù)用成為通用多FPGA開發(fā)平臺引腳限制問題的有效解決方案。設(shè)計劃分到不同F(xiàn)PGA內(nèi),分區(qū)間的信號將流經(jīng)FPGA內(nèi)部邏輯資源內(nèi)構(gòu)建的IO復(fù)用模塊。本文通過分析傳統(tǒng)FPGA驗證的設(shè)計流程,提出了一種新型的多FPGA的驗證流程,得出系統(tǒng)工作頻率與IO復(fù)用模塊的信號發(fā)收頻率的關(guān)系。通過整個體系的構(gòu)建,實現(xiàn)了2片F(xiàn)PGA內(nèi)信號的無延時傳輸,對FPGA劃分時出現(xiàn)IO瓶頸問題的研究有很好的借鑒作用。

1 多FPGA系統(tǒng)的驗證流程

傳統(tǒng)的FPGA驗證流程如圖1a所示[3]。

設(shè)計輸入硬件描述語言或原理圖通過編譯,利用仿真工具進行功能驗證[4]。功能驗證后,綜合工具對RTL進行綜合,將 RT L翻譯成由與、或、非門,RAM及觸發(fā)器等基本邏輯單元組成的邏輯連接,輸出網(wǎng)表文件。綜合后網(wǎng)表一般要進行仿真以檢查綜合器的綜合結(jié)果是否與設(shè)計輸入一致。

隨著設(shè)計規(guī)模的擴大,一片F(xiàn)PGA的驗證系統(tǒng)難以完成超大規(guī)模IC設(shè)計的驗證,多FPGA驗證平臺的出現(xiàn)保障了超大規(guī)模IC設(shè)計驗證的順利進行。多FPGA驗證引入了2個難點,即設(shè)計的劃分和IO瓶頸。傳統(tǒng)的多FPGA驗證時需要通過復(fù)雜的劃分算法對設(shè)計進行劃分,使得分區(qū)的邏輯規(guī)模小于單個FPGA的容量上限,同時也必須保證分區(qū)間信號線數(shù)量小于FPGA間的物理連線數(shù)量。這一過程建立在驗證者豐富的經(jīng)驗之上,而且也耗費大量的時間。本文在傳統(tǒng)驗證流程的基礎(chǔ)上加入了嵌入自行設(shè)計的IO復(fù)用模塊這一步驟,形成了新的多FPGA系統(tǒng)驗證流程,如圖1b所示。

圖1 驗證流程

復(fù)雜芯片設(shè)計由多個設(shè)計模塊構(gòu)成,硬件描述語言編寫的代碼是基于模塊的設(shè)計,基于模塊的自然邊界對設(shè)計進行劃分是一種簡單直觀的劃分方法,也便于后期的測試工作。在模塊框圖中,寄存器組、宏功能模塊、存儲器單元、控制模塊及一些重復(fù)使用的模塊都具有其本身的自然邊界,各模塊又可由多個子模塊組成。依據(jù)設(shè)計的功能模塊與層次的設(shè)計可以方便地找到自然邊界。以下介紹劃分的各項工作。

(1)設(shè)計劃分前的準(zhǔn)備。將設(shè)計劃分到多個FPGA內(nèi)需要同時考慮模塊的面積大小和FPGA間互連線的影響[5]。在對設(shè)計進行劃分前,要對設(shè)計進行預(yù)先的估計,得到模塊的一些參數(shù),包括模塊資源占用情況、模塊的輸入輸出以及各模塊間的互連信號數(shù)量的大致情況,這些信息可以指導(dǎo)設(shè)計的劃分。如果某個模塊規(guī)模過大,則需要追溯到該模塊的下一層,將該模塊拆分成更小的模塊。邏輯劃分后的結(jié)構(gòu)示意圖如圖2所示,圖2中數(shù)字大小代表模塊的規(guī)模大小順序。

圖2 邏輯劃分后的結(jié)構(gòu)示意圖

(2)設(shè)計劃分的方法。在FPGA規(guī)模日益擴大的基礎(chǔ)上,盡量節(jié)約芯片的引腳是邏輯劃分算法的主要考慮因素。依據(jù)模塊的邊界,將圖2中1、3、5、7模塊劃分在一起,另外 3個模塊劃分到另一個FPGA內(nèi),使得2個大模塊間互連線最少,且2個分區(qū)的規(guī)模滿足FPGA的要求。圖2中虛線圈內(nèi)模塊劃分到一個FPGA內(nèi),并設(shè)虛線框內(nèi)的模塊分別為RT L-1和RTL-2。

(3)對原代碼進行拆分。在圖2中,3和7的輸出端信號連接到2和6的輸入端。首先要找到這些信號,將3和7的輸出信號定義為RTL-1的輸出,將2和6的輸入信號定義為 RT L-2的輸入信號。這樣,RT L-1和RTL-2都是帶有輸入輸出的模塊,它們間的互連情況也由各自的端口信號唯一確定。

RTL-1和 RT L-2分別劃分到2片F(xiàn)PGA內(nèi)后,以下過程轉(zhuǎn)化為2個并行的子過程。由于要考慮對IO進行復(fù)用,所以應(yīng)該在RT L-1端對輸出引腳進行復(fù)用,加入IO復(fù)用模塊,將RTL-1的輸出信號復(fù)用在可用IO上。這樣,RT L-1和復(fù)用模塊構(gòu)成一個整體設(shè)計,并對該設(shè)計綜合、布局布線,并生成編程比特流。同理,在另一塊FPGA上,要在對應(yīng)的引腳上對IO解復(fù)用,加入設(shè)計好的解復(fù)用模塊,它與RTL-2一起進行綜合及布局布線,并生成編程比特流。最后,將編程比特流分別下載到2塊FPGA內(nèi)。這樣就完成了具有引腳限制的多片F(xiàn)PGA驗證。

2 構(gòu)建IO復(fù)用模塊

在劃分到不同F(xiàn)PGA內(nèi)的分區(qū)間加入本文設(shè)計的IO復(fù)用模塊,利用IO口的高速度,使一端的多路并行數(shù)據(jù)可以在一根互連線上無延時地傳輸?shù)搅硪欢?節(jié)約了IO,有效地解決IO瓶頸問題。

2.1 IO復(fù)用的FPGA體系結(jié)構(gòu)

分區(qū)進行布線時,當(dāng)有充足的可用IO時,一條邏輯線在一根物理連線上實現(xiàn)[6]。當(dāng)分區(qū)間互連信號數(shù)量超過片間物理互連線數(shù)量時,對IO進行復(fù)用是唯一的解決辦法。按照圖2所示的驗證步驟,在2個分區(qū)間分別加入發(fā)送模塊與接收模塊,實現(xiàn)信號的多路復(fù)用。對IO進行復(fù)用的系統(tǒng)結(jié)構(gòu)如圖3所示。

圖3 IO復(fù)用互連結(jié)構(gòu)

2.2 系統(tǒng)工作頻率與發(fā)送頻率的關(guān)系

ASIC設(shè)計工作時鐘為clk,對應(yīng)頻率為F。設(shè)計被劃分到不同F(xiàn)PGA內(nèi)后,系統(tǒng)在進行仿真時信號從一個分區(qū)流向另一個分區(qū)。信號流經(jīng)IO復(fù)用模塊,復(fù)用模塊對發(fā)送端的并行信號并串轉(zhuǎn)換,以較高的發(fā)送頻率發(fā)送到另一塊FPGA內(nèi)的接收端,接收端對高速的串行信號串并轉(zhuǎn)換。在系統(tǒng)時鐘的某有效沿時刻產(chǎn)生了工作時鐘為clk、頻率為F的一組并行信號,該組信號經(jīng)過IO復(fù)用模塊后,在下一個時鐘有效時下一個分區(qū)要能準(zhǔn)確采樣到該組并行數(shù)據(jù)。對驗證者來說,IO復(fù)用模塊加入后對系統(tǒng)仿真才沒有產(chǎn)生延遲。這一過程主要考慮復(fù)用模塊的高速串行發(fā)送時鐘頻率f與邏輯設(shè)計的工作時鐘頻率F之間的關(guān)系。

發(fā)送端n位的并行數(shù)據(jù)data-n的發(fā)送時鐘為sys-clk,頻率為F,并行數(shù)據(jù)經(jīng)過移位寄存器串化,設(shè)串化后的數(shù)據(jù)發(fā)送時鐘為trans-clk。接收端向內(nèi)部邏輯發(fā)送的并行數(shù)據(jù)為data-out。接收端同時對高速的串行數(shù)據(jù)進行接收,當(dāng)?shù)趎個串行數(shù)據(jù)接收到后,接收端將data-out發(fā)送給內(nèi)部的邏輯,此時,sys-clk為有效沿,將對并行信號進行處理。并行數(shù)據(jù)的發(fā)送與接收要小于一個sys-clk時鐘周期,從而保障了功能仿真的無延時。對n位的并行數(shù)據(jù)進行串化需要n個串行時鐘,接收端同步對串行數(shù)據(jù)進行接收,并在第n+1個時鐘時對所接收到的數(shù)據(jù)并行發(fā)送給后面邏輯。

從整個過程來看,n位并行數(shù)據(jù)的發(fā)收經(jīng)歷了n+1個發(fā)送時鐘,因此,系統(tǒng)工作頻率F與n位并行數(shù)據(jù)的發(fā)送頻率 f滿足關(guān)系式：F=(n+1)f。對IO進行復(fù)用時,該頻率關(guān)系是時鐘倍頻時發(fā)送時鐘頻率選擇的參考。按照這個關(guān)系選擇的倍頻時鐘使得片間的數(shù)據(jù)傳輸無延時。系統(tǒng)的時序示意圖如圖4所示。

圖4 IO復(fù)用時序示意圖

2.3 設(shè)計的實現(xiàn)

設(shè)計的實現(xiàn)方式是多種多樣的,LVDS收發(fā)器或SERDES是比較常用的方法[7],也可以用內(nèi)部邏輯實現(xiàn)發(fā)送與接收[8],本文利用內(nèi)部的邏輯資源,編寫Verilog代碼設(shè)計的電路結(jié)構(gòu)如圖5所示。

圖5 復(fù)用模塊的體系結(jié)構(gòu)

在發(fā)送端,data-n經(jīng)FIFO寄存,PLL鎖相環(huán)倍頻產(chǎn)生發(fā)送時鐘 trans-clk,在高速時鐘trans_clk的時鐘沿對并行數(shù)據(jù)進行并串轉(zhuǎn)換,生成高速串行的數(shù)據(jù)流,數(shù)據(jù)流經(jīng)過LVDS端口發(fā)送至接收端。在接收端,clk在標(biāo)志信號flag有效時開始對串行數(shù)據(jù)進行采集。該協(xié)議沒有把數(shù)據(jù)封裝成幀,而是采用與數(shù)據(jù)同步傳輸?shù)碾S路同步時鐘以及用來控制接收端啟動接收的幀同步標(biāo)志信號flag,使得數(shù)據(jù)在接收端可以同步地采樣。這種協(xié)議方式為一種改進的外同步高速串行傳輸形式,在片間數(shù)據(jù)傳輸線上傳輸?shù)臄?shù)據(jù)都是實時的信號數(shù)據(jù),使得片間的數(shù)據(jù)傳輸無延時,而且協(xié)議簡單,開銷小。通過仿真得到設(shè)計的波形,如圖6所示。

圖6 并行數(shù)據(jù)發(fā)送與接收波形圖

由圖6波形可知,并行8位的數(shù)據(jù)01111011經(jīng)過復(fù)用模塊的并串及串并轉(zhuǎn)換,在經(jīng)過9個發(fā)送時鐘后被接收端準(zhǔn)確接收。

3 結(jié)束語

驗證平臺的IO限制使得設(shè)計加載困難,通過本文設(shè)計可以了解如何對固定物理連線進行時分復(fù)用,按照文中的多片F(xiàn)PGA驗證的驗證流程進行驗證,使得具有IO限制的多FPGA驗證順利進行。文中提到的基于模塊的邊界進行劃分的方法對設(shè)計劃分有指導(dǎo)作用,基于該方法構(gòu)建劃分算法也是設(shè)計自動劃分軟件的一個研究方向。最后得出系統(tǒng)工作頻率與串行發(fā)送頻率的關(guān)系,這一關(guān)系可作為IO復(fù)用模塊構(gòu)建時的參考。該方案同樣適用于所有具有多FPGA結(jié)構(gòu)的系統(tǒng)。

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