直放站回波消除器中數(shù)字抗混頻濾波器的設(shè)計

李學易，郝祿國，盧曉鋒

（1.廣東工業(yè)大學 信息工程學院，廣東 廣州 510006；2.中國電信陽江分公司，廣東 陽江 519500）

1 引言

在DVB地面數(shù)字電視和CMMB手機電視的應(yīng)用中，直放站是提高無線信號覆蓋范圍[1]的必備設(shè)備。由于DVB/CMMB直放站是同頻直放站，且DVB/CMMB發(fā)射頻率一般為幾百兆赫茲，下行方向存在直放站的發(fā)送天線到接收天線之間的回波（即信號反饋）干擾問題，工程上通常采用物理方法來提高收發(fā)天線之間的隔離度，但這種方法不能有效解決DVB/CMMB直放站的回波干擾問題，必須采用數(shù)字回波消除方法加以解決[2-3]。在DVB/CMMB數(shù)字回波消除直放站的研發(fā)中，關(guān)鍵的技術(shù)問題就是中頻信號數(shù)字化后進行數(shù)字下變頻抽取時出現(xiàn)信號頻譜的混疊，數(shù)字抗混頻抽取濾波器能很好地克服信號頻譜混疊問題[4-6]，這也是后面進行回波消除的先決條件。對幾種抽取濾波器進行對比分析后，筆者提出一種有別于文獻[7]中的新穎、高效、可靠的抽取濾波器的設(shè)計實現(xiàn)方法。

2 數(shù)字抗混頻抽取器的基本結(jié)構(gòu)[6-8]

具有回波消除功能的DVB/CMMB數(shù)字直放站的整體設(shè)計原理如圖1所示，筆者介紹的抗混頻抽取濾波器（圖1中的陰影部分）的設(shè)計會影響到后續(xù)回波消除及帶內(nèi)噪聲消除的效果。

圖1 數(shù)字回波消除直放站整體設(shè)計原理示意圖

所謂抽取是指從原始采樣序列x（n）中每隔（D-1）取1 個數(shù)據(jù)，形成一個新序列 y（m），即 y（m）=x（mD）。 設(shè)原信號 x（n）的頻譜為 X（ejω），則抽取序列的頻譜為

即 Y（ejω）是原序列頻譜 X（ejω）先作頻率的 D 倍擴張，然后按2π/D整數(shù)倍移位后的疊加和。由圖2可知，當信號的帶寬過大或者抽取倍數(shù)過高時，極易造成數(shù)字域頻譜的混疊。所以有必要在抽取前進行抗混疊低通濾波，以防止發(fā)生混疊。抽取器的結(jié)構(gòu)如圖3所示。

圖2 抽取前后（D=2）的頻譜結(jié)構(gòu)圖

圖3 完整的抽取器結(jié)構(gòu)圖

3 3種數(shù)字抗混頻抽取濾波器對比

抽取濾波器也叫減采樣濾波器，設(shè)計目的是為后續(xù)的處理模塊提供符合要求的輸入信號[6，8]。降低采樣率在理想情況下應(yīng)達到這樣的效果：如果把輸入信號x（n）看作是以頻率fs對連續(xù)時間信號x（t）的采樣，則理想抽取后的輸出序列y（n）等于以頻率為fs/L的采樣率對原始信號x（t）進行采樣所得的離散序列。典型的抽取過程包括2個步驟：首先是用帶寬為π/L的理想抗混頻抽取濾波器對x（n）進行濾波，使原始序列中只含有小于π/L的頻譜的原始樣本分量；然后再對濾波后的樣本x（n）每隔（L-1）取1個數(shù)據(jù)，形成新序列y（n）。在實際應(yīng)用中，理想的低通濾波器是不可能真正實現(xiàn)的，因而理想抽取也無法達到，但可以通過改進設(shè)計，得到對理想抽取的良好近似，因此抗混頻抽取濾波器的設(shè)計十分關(guān)鍵。

3.1 FIR濾波器

有限長單位沖激響應(yīng)（FIR）數(shù)字濾波器，可以設(shè)計成具有嚴格的線性相位，同時又具有任意的幅度特性。此外，F(xiàn)IR濾波器的單位抽樣響應(yīng)是有限長的，因而濾波器一定是穩(wěn)定的。FIR濾波器在設(shè)計上較靈活，可以設(shè)計出理想正交交換器、理想微分器、線性調(diào)頻器等各種網(wǎng)絡(luò)。對于低倍的抽取，直接利用FIR來設(shè)計，在資源和速度上都可以達到較理想的效率。

3.2 半帶濾波器（HBF）

HBF適合實現(xiàn)變換因子為2的抽取，是一種特殊的FIR濾波器。半帶濾波器的阻帶寬度與通帶寬度是相等的，且通帶、阻帶紋波相等，即ωp=π-ωs，δp=δs。同時，n 為偶數(shù)的抽頭系數(shù)值為0。半帶濾波器的傳遞函數(shù)具有如下特性

3.3 級聯(lián)積分梳狀濾波器（CIC）

CIC濾波器結(jié)構(gòu)簡單，如圖4所示。它沒有乘法器和寄存器，是一種基于零極點相消的FIR濾波器，已經(jīng)被證明是在高速抽取系統(tǒng)中非常有效的單元。

圖4 N級CIC用于抽取器的實現(xiàn)原理圖

抽取器左側(cè)為積分器，右側(cè)為梳狀部分。在多級CIC抽取濾波器中，積分器工作在高頻率fs，梳狀器工作在低頻率fs/D。

多級CIC濾波器的性能由3個參數(shù)N，D，M決定，如圖5所示。但由于CIC的通帶波動較大且阻帶衰減較小，通常不能很好地滿足設(shè)計者的要求。因此，一般要引入補償濾波器，如直接幅度補償、內(nèi)插二階多項式（ISOP）補償和銳化的CIC濾波器等。

圖5 D=16，N=5，M=1的 CIC 濾波器

4 數(shù)字直放站中3種濾波器的性能對比

4.1 CIC與FIR的性能對比

CIC濾波器雖然在速度上占優(yōu)，但由于數(shù)字直放站數(shù)字下變頻設(shè)計中僅采取2倍抽取，這需要CIC的過渡帶非常窄，且通帶最大衰減達到-10 dB以上，所以一定要使用補償濾波器（比如ISOP），才能較好地遏制通帶衰減問題，使頻譜不失真。這樣的話，會產(chǎn)生以下問題：1）由于增加了補償濾波器，所以在FPGA上實現(xiàn)時硬件資源消耗增加了；2）對于CIC而言，通帶衰減和阻帶衰減就是一對矛盾，所以采取補償濾波器對CIC進行通帶補償，肯定會減小阻帶衰減，從而影響抽取抗混頻的性能；3）由于CIC的通帶衰減非常大，達到-10 dB以上，補償后的濾波器在進行功能仿真時會產(chǎn)生較大的毛刺問題，濾波器性能變差。

對比直接采用CIC的方法，F(xiàn)IR濾波器存在以下優(yōu)點：1）由于是在FPGA上實現(xiàn)，通過采用CSD編碼和流水線結(jié)構(gòu)，在速率上不成問題；2）代碼設(shè)計簡單明了，由于降低了總體程序體的復(fù)雜性，功能仿真后的毛刺較CIC低；3）一般而言，采用40階以上的FIR可以實現(xiàn)-50 dB阻帶衰減，濾波性能良好，可以很好地滿足設(shè)計要求。對于40階的FIR，其FPGA資源消耗肯定低于CIC加補償濾波器的總體消耗。

4.2 HBF與FIR的性能對比

由于其結(jié)構(gòu)上的特點，采用HBF會存在一些為0的濾波常系數(shù)，在理論上可以減少FPGA硬件資源的消耗。但用于數(shù)字直放站數(shù)字下變頻設(shè)計時，會存在以下主要問題：1）由于HBF的結(jié)構(gòu)問題，其過渡帶會很寬，過渡帶的寬度和濾波器常系數(shù)0點數(shù)是一對矛盾；2）由于HBF濾波器的通帶寬度和阻帶寬度必須相等，限制條件太多，靈活性差，用于數(shù)字直放站數(shù)字下變頻設(shè)計時，還是會造成很大的FPGA資源消耗。

對比直接采用HBF的方法，F(xiàn)IR濾波器存在以下優(yōu)點：信號經(jīng)過ADC芯片中前級CIC或HBF濾波抽取后，采樣速率相對來講已經(jīng)比較低。所以在一定的處理時鐘下，可以采用更高階的、靈活性好的FIR抽取濾波器，實現(xiàn)多級抽取的同時使其通帶波動、過渡帶寬、阻帶衰減等性能指標能夠設(shè)計得更優(yōu)，從而滿足濾波器特性的總體要求。

結(jié)合數(shù)字直放站數(shù)字下變頻設(shè)計及回波消除器設(shè)計的實際情況，最終選取FIR濾波器來實現(xiàn)信號的抽取抗混頻。

5 數(shù)字抗混頻抽取濾波器的實現(xiàn)及仿真

本設(shè)計的開發(fā)、測試平臺為FPGA+Matlab。圖6為針對回波消除目的而設(shè)計的抗混頻抽取濾波器的總體結(jié)構(gòu)圖。圖7為部分仿真數(shù)據(jù)時序圖。

圖6 抗混頻抽取濾波器總體模塊結(jié)構(gòu)圖

圖7 數(shù)據(jù)仿真時序圖

本設(shè)計利用Simulator tool仿真器與Matlab相結(jié)合對基于FPGA的FIR濾波器進行仿真并驗證設(shè)計的正確性。仿真驗證方案結(jié)構(gòu)如圖8所示，激勵信號由Matlab生成.mif文件，此激勵信號的頻譜如圖9所示。將IP core配置成的ROM讀入.mif文件，從而形成一個可用于FPGA的test_mif激勵信號。編寫代碼調(diào)用test_mif來驅(qū)動echo_dvb_down硬件模塊，通過Simulator tool進行仿真，仿真后保存生成.tbl文件，并利用Matlab畫出其頻譜圖，如圖10所示。與圖9對比可以發(fā)現(xiàn)：設(shè)計的濾波器對高頻信號具有很好的濾除效果，也直觀地驗證了濾波器設(shè)計的正確性。

圖8 仿真方案結(jié)構(gòu)圖

圖9 輸入FIR濾波前的信號頻譜圖

6 小結(jié)

針對信號的混疊，對幾種抗混頻抽取濾波器（CIC，HBF及FIR）進行了深入的分析對比。根據(jù)數(shù)字回波消除直放站數(shù)字系統(tǒng)設(shè)計的實際要求，選取了FIR進行FPGA設(shè)計、仿真與驗證。采用的FPGA+Matlab的設(shè)計方法，可以更直觀、可靠地設(shè)計出符合設(shè)計要求的抗混頻抽取濾波器，有效地減少開發(fā)周期。同時，在FPGA硬件設(shè)計上采用DA算法與CSD編碼實現(xiàn)濾波器抽取系數(shù)的乘法，提高了運算速度，降低了資源消耗與芯片功耗。本設(shè)計加快了整個數(shù)字系統(tǒng)的開發(fā)效率，并為其他相關(guān)系統(tǒng)的研發(fā)提供了有益的參考。

圖10 經(jīng)FIR濾波后的信號頻譜圖

[1]SALEHIAN K，GUILLET M，CARSON B，et al.On-channel repeater for digital television broadcasting service[J].IEEE Trans.Broadcasting，2002， 48（2）:97-102.

[2]KARIM M N，JOHN P C，MAURICE B，et al.Performance of an echo canceller and channel estimator for on-channel repeaters in DVB-T/H networks[J].IEEE Trans.Broadcasting， 2007， 53（3）:609-618.

[3]HONG J， SUH Y， CHOI J， et al.Echo canceller for on-channel repeaters in T-DMB system[C]//Proc.ICACT 2008.Korea:[s.n.]，2008，3:1735-1738.

[4]NEVES R F，F(xiàn)RANCA J E，MITRA S K，et al.Discrete-time N-path decimating filters[C]//Proc.ISCAS ′97.[S.l.]:IEEE Press，1997，4:2345-2348.

[5]NEVES R F，F(xiàn)RANCA J E.A switched-capacitor N-path decimating filter[C]//Proc.ISCAS ′98.[S.l.]:IEEE Press， 1998， 1:472-475.

[6]FABRICE L.Design and implementation issues in oversampled filter banks[C]//Conference Record of the Thirty-Sixth Asilomar Conference on Signals， Systems and Computers.[S.l.]:IEEE Press， 2002， 1:328-332.

[7]LIE I，TANASE M E， CARSTEA H C， et al.FPGA implemented decimating filter[C]//Proc.28th International Spring Seminar on Electronics Technology:Meeting the Challenges of Electronics Technology Progress.[S.l.]:IEEE Press，2005:229-235.

[8]HUANG D.The optimally reconstructed design of the causal stable synthesis filters in the M-band maximally decimated filter bank system[C]//Proc.ICNN&B ′05.[S.l.]:IEEE Press， 2005， 2:855-858.