基于FPGA+DDS的信號源設計與實現(xiàn)

劉 偉，鐘子發(fā)，葉春逢

（電子工程學院，安徽 合肥 230037）

目前，大多通信設備都是針對某一種或少量幾種固定的通信體制、信號調(diào)制樣式以及信號特征參數(shù)，例如GSM移動通信信號只有GMSK一種調(diào)制樣式，其調(diào)制速率為22.8 Kbit/s，因此這類通信設備中的數(shù)字信號激勵器或數(shù)字波形形成電路大多采用專用集成芯片實現(xiàn)。而本文設計了一個通用的數(shù)字信號激勵器，以產(chǎn)生所需要的各種信號調(diào)制模式的信號波形，且對每一種調(diào)制樣式信號的各種特征參數(shù)能夠靈活控制。

1 數(shù)學模型

為了保證高性能以及靈活性，現(xiàn)代通信對抗干擾設備通常采用FPGA+DAC的工作模式,在一些快速復雜的應用環(huán)境下，則可采用高性能的FPGA和DSP協(xié)同工作，作為數(shù)字干擾激勵器的核心，同時為保證對跳頻信號或其他快速通信信號的有效干擾，頻綜模塊通常采用DDS的頻率快速合成模式。其干擾信號產(chǎn)生原理[1]可以由式(1)表示：

其中 sI(t)、sQ(t)分別為基帶模擬干擾信號，ωc為 DDS+PLL頻綜生成的載波角頻率。

在FPGA中利用數(shù)字方式合成數(shù)字激勵源，通過一定形式的低通濾波器或脈沖成型濾波器即可得到數(shù)字基帶信號 sI(n)、sQ(n)。數(shù)字基帶信號 sI(n)、sQ(n)通過 DAC變換為模擬基帶信號sI(t)、sQ(t)，再通過上變頻模塊即可實現(xiàn)干擾信號的上變頻調(diào)制。在 FPGA中，cos(ωn)、sin(ωn)可由查找表(LUT)的方式生成，即DDS頻率合成方式。在現(xiàn)代FPGA開發(fā)中，通常會提供一些較成熟的IP核，因此也可以直接調(diào)用IP核來實現(xiàn)在FPGA中正弦信號的產(chǎn)生，其原理也是通過查找表的方式生成。在產(chǎn)生正弦信號時，查找表即為一個ROM塊，通常其中存儲了一個周期的正弦信號，通過對讀取地址按一定步進循環(huán)取值即可產(chǎn)生相應的正弦信號。查找表的存儲深度和FPGA的工作時鐘決定了可以產(chǎn)生的正弦信號頻率范圍[2]。

(1)單音信號

單音信號可以按式(2)產(chǎn)生：

其中，sI(t)=cos(ωt)、sQ(t)=sin(ωt)分別為 I、Q 路基帶模擬信號，當ω=0時，I、Q路基帶模擬信號退化為直流，此時,干擾信號即為信號載波。FPGA產(chǎn)生的數(shù)字基帶信號cos(ωn)、sin(ωn)經(jīng) DAC 變換即為模擬基帶信號 cos(ωt)、sin(ωt)。

(2)多音信號

多音信號可以在單音信號的基礎上直接生成。一種簡單的方法是使用多個查找表同時生成，這種方式控制邏輯簡單，但相對占用更多的FPGA資源。另一種方法是使用一個查找表采用時分復用的方式生成，這種方式可以節(jié)省大量的FPGA資源，但控制邏輯相對復雜。

在產(chǎn)生多音信號時，需要注意合成信號的峰值，當各單音分量峰值同相疊加時就可能產(chǎn)生很高的信號峰值。因此可以通過控制各個單音分量的初始相位，來減小這種極高峰值的產(chǎn)生，即減小信號的峰均比。

(3)幅度調(diào)制信號

幅度調(diào)制信號可以按(3)式產(chǎn)生：

其中，sI(t)=mI(t)、sQ(t)=mQ(t)分別為 I、Q 路基帶模擬信號。當mI(t)=mQ(t)=m(t)且無直流分量時，則可得到無載波分量的雙邊帶(DSB)調(diào)制信號，m(t)為基帶模擬信號；當mI(t)=mQ(t)=m(t)且有直流分量時，則可得到有載波分量的雙邊帶調(diào)制信號，此時m(t)可以表示為m(t)=m0+m′(t)，其中，m0是基帶信號 m(t)的直流分量，m′(t)為交流分量，如果滿足 m0＞max(|m′(t)|)，則可得到調(diào)幅(AM)信號。

(4)角度調(diào)制信號

角度調(diào)制信號可以按式(4)產(chǎn)生：

(5)數(shù)字調(diào)制信號

數(shù)字調(diào)制信號可以按式(5)產(chǎn)生：

其基帶信號表示為：

當s(n)按不同的星座映射方式便可得到不同的數(shù)字基帶調(diào)制信號，如：PSK、QAM信號等。為了降低帶外信號，通常對發(fā)射信號使用一定形式的脈沖波型，如升余弦波型等。因此，在FPGA中數(shù)字基帶激勵輸出后通常使用脈沖成型濾波器。

調(diào)頻類：M進制的調(diào)頻信號MFSK,碼元ak電平定義為：ak={0,1,2,…,M-1}，一個碼元符號的 FSK信號即可表示為：

其中，Δf為相鄰碼元的載波頻率偏移。對于MFSK信號，利用M個載頻的正弦波數(shù)據(jù)，按照(7)式即可很容易獲得合成波形數(shù)據(jù)。

調(diào)幅類：M進制的調(diào)幅信號MASK,碼元ak電平定義為：ak={0,1,2,…,M-1}，一個碼元符號的 FSK信號即可表示為：

對于MASK信號,利用M個振幅的正弦波數(shù)據(jù)，按照(8)式即可很容易獲得合成波形數(shù)據(jù)。

調(diào)相類：

·QPSK：一個符號間隔內(nèi)的載波初始相位只可能是4 個(±45°、±225°)之一，一個符號內(nèi)合成波形數(shù)據(jù)為：

·幅相聯(lián)合調(diào)制 (16 QAM)：一個符號間隔內(nèi)的載波初始相位只可能是12個之一，幅度為3種之一，一個符號內(nèi)合成波形數(shù)據(jù)為：

2 子模塊設計

設計采用如圖1所示的技術方案，它由全向/定向天線及饋線、20 W寬帶功率放大模塊、寬帶上變頻模塊、基于DDS+FPGA和高速DAC的數(shù)字信號激勵模塊、整機控制與嵌入式CPU單元模塊等部分硬件和一套信號產(chǎn)生與控制軟件組成。

2.1 電源與主板模塊

220 V的交流電通過電源管理模塊轉換到+5 V、-5 V、+12 V和+28 V分別為基帶激勵板、變頻模塊和功放模塊提供相應的直流電輸入。由設備的便攜式需求牽引，本設計基于嵌入式PC104 CPU和寬溫液晶顯示屏為硬件控制平臺并外接160 G硬盤，提供設備所需的鼠標、鍵盤、網(wǎng)口、USB、RS-232等接口，操作系統(tǒng)為 WindowsXP，編程環(huán)境為 Visual C++，通過軟件編程實現(xiàn)各種樣式信號的數(shù)字激勵與波形形成，界面友好，操作簡便靈活，所有參數(shù)和功能均可通過界面窗口和控制按鈕實現(xiàn)輸入和控制。

2.2 基帶激勵板

本設計采用DDS+FPGA+DAC數(shù)字信號激勵器硬件電路和數(shù)字波形合成軟件算法來生成所需要的各種信號，具體方案詳見基帶激勵板電路設計。

2.3 變頻模塊

主要包括頻綜模塊、上變頻模塊，基帶信號首先實現(xiàn)單載波(CW)、 調(diào)幅(AM)、 調(diào)頻(FM)、 調(diào)相(PM)等調(diào) 制樣式，然后進入晶振+DDS+PLL[5]模塊實現(xiàn)混頻，產(chǎn)生輸入到功放模塊的信號。本設計要求輸出信號和干擾頻率范圍為30 MHz～1 000 MHz，達33.3個倍頻程，因此要解決寬帶上變頻[3]這一關鍵技術。為了實現(xiàn)信號源頻率和特征參數(shù)的快速改變，采用減少PLL環(huán)路、加大中頻瞬時帶寬直接變頻的方法提高換頻速度。設計中采用在80 MHz的中頻上進行寬帶波形合成，然后再進行變頻的方案,將80 MHz±5 MHz的中頻信號變頻至 30 MHz～1 000 MHz范圍。對于調(diào)制信號的特征參數(shù)控制，采用了高速接口芯片進行并行控制的方式。

2.4 功放模塊

寬帶功率放大這一關鍵技術的設計采用三級放大的方案，混頻輸出信號經(jīng)各分段濾波器濾除帶外信號，進入功放模塊實現(xiàn)功率放大，然后接天線輸出至空間。為了提高功率輸出效率，系統(tǒng)根據(jù)頻段劃分，采用傘狀天線和對數(shù)周期天線兩付輸出天線相結合。其中，傘狀天線的工作范圍為30 MHz～500 MHz，對數(shù)周期天線的工作范圍為 500 MHz～1 000 MHz。

3 基帶激勵板電路設計

本設備主要由數(shù)字基帶激勵板控制，F(xiàn)PGA為核心,所有操作都是在它的控制之下展開的；其次就是一些外圍電路，包括電源配置、接口配置等；再有連接激勵板與調(diào)制模塊的數(shù)模轉換及其濾波電路，為后續(xù)處理模塊提供感興趣的頻帶范圍內(nèi)的模擬信號。

3.1 晶振和電源管理

利用晶振來產(chǎn)生高穩(wěn)時鐘，通過FPGA內(nèi)部鎖相、分頻來實時控制電路的時序，本設計采用15.36 MHz和20 MHz的晶振。根據(jù)供電方案，需要將+5 V直流輸入電源轉換為+1.5 V和+3.3 V,分別供給FPGA的內(nèi)核和I/O口，選用TPS54613和TPS54615芯片并匹配外圍電路來實現(xiàn)電源的轉換，并通過磁珠加電容的發(fā)放,構成濾波電路來優(yōu)化電源。

3.2 FPGA模塊

FPGA產(chǎn)生 I、Q兩路基帶數(shù)字信號，DAC主要完成數(shù)模轉換，生成I、Q兩路基帶模擬輸出信號。同時FPGA完成對DDS+PLL的頻綜控制，實現(xiàn)對基帶信號的上變頻。通過Verilog HDL編程和調(diào)用IP核[5]來實現(xiàn)對RS-232串口、JTAG接口、變頻模塊和功放模塊的時序邏輯控制?；鶐Ъ畎逋ㄟ^RS-232串口與CPU互聯(lián)，實現(xiàn)控制指令的傳輸；通過DB25與變頻模塊互聯(lián)，控制DDS的狀態(tài)；通過DB15與功放模塊互聯(lián)，實現(xiàn)射頻波段的選擇；變頻模塊與功放模塊通過DB9互聯(lián)，傳輸所選擇的波段控制信息。

3.3 DAC與濾波電路

基帶產(chǎn)生的數(shù)字信號需要經(jīng)過數(shù)模轉換和濾波電路，然后經(jīng)由調(diào)制、混頻和功放模塊發(fā)射至空間。設計中選用DAC2904和LT6600芯片，根據(jù)手冊配置外圍電路，最終激勵板經(jīng)兩個差分對輸出I+、I-、Q+、Q-4路信號[4]，然后送入調(diào)制模塊實現(xiàn)各種調(diào)制樣式。具體的電路原理圖如圖 2、圖 3所示。

3.4 整機

利用 Altium Designer軟件進行原理圖的設計[6]，然后生成PCB圖，經(jīng)過綜合考慮后手動布局、布線，最后生成數(shù)字基帶應用印制電路板。各個模塊設計完成、調(diào)試通過后，整機組裝并進行功能、指標測試，通過頻譜儀、功率計檢測,證明該設備完全能夠滿足實際應用的需求。

圖3 濾波電路

本文設計并工程實現(xiàn)了綜合測試寬帶信號源，實驗時利用頻譜儀測試，信號的各種調(diào)制樣式完全符合指標要求，同時通過外接天線測試，利用接收機能夠檢測到各種調(diào)制信號。實踐證明該設備能夠?qū)崿F(xiàn)大功率寬帶綜合信號源、無線電監(jiān)測訓練電磁環(huán)境模擬源、無線電測向訓練電磁環(huán)境模擬源、無線電管制(干擾)輻射源等功用。

[1]向新.軟件無線電原理與技術[M].西安:西安電子科技大學出版社,2008.

[2]王誠.Altera FPGA/CPLD設計[M].北京：人民郵電出版社,2008.

[3]馮鐘晉.10 MHz-3 GHz寬帶高性能信號源的研制[D].西安:西安電子科技大學,2008.

[4]韓劍，李德明，馮雪.基于CPLD的 DDS正交信號源的設計[J].電子設計工程,2009,17(7):71-72.

[5]林靜宜.基于DDS的多模式信號發(fā)生器的設計與實現(xiàn)[D].武漢：華中科技大學,2008.

[6]夏宇聞.Verilog HDL數(shù)字系統(tǒng)設計教程[M].北京：北京航空航天大學出版，2003.

[7]徐向民.Altium Designer快速入門[M].北京：北京航空航天大學出版，2008.