基于MCl45163P的智能鎖相頻率合成器設計

曾素瓊

（嘉應學院 電子信息工程學院，廣東 梅州 514015）

1 基于MCl45163P的鎖相頻率合成器系統(tǒng)設計

基于MCl45163P的鎖相頻率合成器系統(tǒng)框圖如圖1所示。環(huán)中的÷N分頻器采用可編程的程序分頻器，fr=fv時，環(huán)路鎖定，頻率合成器輸出頻率為 fo=Nfr=Nfs/R。式中 fr為參考頻率，通常是用高穩(wěn)定度的晶體振蕩器產(chǎn)生，經(jīng)過固定分頻比的參考分頻之后獲得，此處 fr=fs/R；因 N、R均可調(diào)，輸出頻率源的頻率點較豐富,較容易滿足各種場合的要求。

MCl45163P是Motolora公司的CMOS大規(guī)模集成鎖相頻率合成器，其內(nèi)部功能塊包括圖1中虛線部分，MCl45163P內(nèi)部結(jié)構(gòu)框如圖2所示。主要集成了參考分頻器、兩個相位比較器和4位BCD/N分頻器，配合環(huán)路濾波和壓控振蕩器可以得到一個完整、實用的鎖相頻率合成器。

圖1 基于MCl45163P的鎖相頻率合成器系統(tǒng)框圖

圖2 MC145163P內(nèi)部框圖

輸出頻率間隔和13位/R計數(shù)器：引腳RA0和RAl用來決定MCl45163P內(nèi)部參考分頻器的分頻比,RA0、RA1有四種組合決定參考分頻器(R計數(shù)器)的分頻比的情況：RA1、RA0=00 分頻比 512；RA1、RA0=01 分頻比1 024；RA1、RA0=10 分頻比 2 048；RA1、RA0=11 分頻 比4 096。選擇合適的分頻比，可以得到對晶振頻率fs的分頻，進而得到參考頻率fr=fs/R。因為頻率合成器的輸出頻率 fo=Nfr，因此，fr也是輸出頻率的間隔(步進頻率)。

輸出頻率和4位BCD/N計數(shù)器：MCl45163P內(nèi)部帶有4位BCD/N計數(shù)器，通過設定4位BCD的數(shù)值，可以得到N計數(shù)器(分頻)值。例如：4位 BCD數(shù)值設置為 1 000，則環(huán)路中 N計數(shù)器(分頻)的 N值為 1000(引腳 24～9為0001 0000 0000 0000)；4位 BCD數(shù)值設置為 0750，則環(huán)路中 N計數(shù)器(分頻)的 N值為 0750(引腳 24～9為 0000 0111 0101 0000)。頻率合成器的輸出頻率fo=Nfr。

2 MCl45163P的應用設計

2.1 頻率范圍和頻率步進設計

只從N分頻的設置范圍3～9 999來看，如果頻率步進 fr設定為 1 kHz，那么 f0輸出頻率為 3 kHz～9 999 kHz，但要受到VCO輸出頻率覆蓋范圍的限制。實際選用的VCO器件74LS628,環(huán)路處于鎖定狀態(tài)的測量頻率范圍在0.7 MHz～9.999 MHz。另外，考慮到最后輸出波形達到占空比為50%的方波，因此可以在VCO輸出信號后加一個1/2分頻器進行整形、分頻，這樣輸出波形質(zhì)量較好。于是這里將頻率步進fr先設定為2 kHz，fo=Nfr=1.4 MHz～19.998 MHz，即 fo的頻率步進是 2 kHz；經(jīng)過 1/2分頻器件得到的 fo’=fo/2=0.7 MHz～9.999 MHz， 即最后輸出信號fo’的頻率步進為 1 kHz，輸出波形和步進同時達到要求，實際相當于雙環(huán)鎖相頻率合成器。

2.2 BCD編碼接口設計

用10個按鍵S0～S9產(chǎn)生十進制0～9的BCD編碼，4個按鍵S10-S13用來切換不同位數(shù)，并用數(shù)碼管實時顯示當前BCD編碼所對應的十進制數(shù)。電路框圖如圖3所示，其中以單片機 AT89C2051為核心，編寫4×4矩陣鍵盤的掃描控制處理程序，可以實現(xiàn)上述按鍵功能。采用該電路得到BCD編碼，優(yōu)點為可靠、方便，每次只需按下對應的位控制按鍵(S10～S13)和對應的BCD編碼按鍵(S0～S9)。 由上述可知,輸出信號fo的頻率步進為1 kHz，所以數(shù)碼管顯示BCD編碼對應的十進制數(shù)就是當前PLL頻率合成器的輸出頻率。

2.3 VCO 選擇

TTL系列中的 74LS624～74LS629是6種比較常用的VCO集成電路。該系統(tǒng)選用壓控振蕩器74LS628，器件內(nèi)含 1個 VCO、有雙向輸出（除 Y輸出引腳,有帶 Z輸出引腳）、使能端、頻段轉(zhuǎn)換、可外接Rext作溫度補償。

使用74LS628壓控振蕩器時應注意如下特性：

(1)2腳頻段轉(zhuǎn)換控制電位VRNG、13腳電位VFC不變時，3、4腳外接電容器Cext越大，輸出信號頻率越低，有利于達到頻率范圍的下限fmin，但不利于頻率范圍的上限fmax。反之，結(jié)論相反。因此必須選擇合適的Cext，且需與VRNG配合好，才可得到所要的輸出頻率。

(2)2腳頻段轉(zhuǎn)換控制電位VRNG、3、4腳外接電容Cext都不變時，13腳電位VFC越高，輸出信號頻率越高。13腳電位VFC來自于MCl45163P與LF的控制信號動態(tài)控制VCO而達到鎖定狀態(tài)的輸出 PDout；3、4腳外接電容器Cext應取合適的電容值：這樣利用2腳頻段轉(zhuǎn)換控制電位VRNG的高低，就可以比較容易地實現(xiàn)輸出頻率fo的頻率覆蓋范圍。

3 整體電路設計

整體電路設計如圖4所示。

圖4中,接入 MCl45163P的晶振為 2.048 MHz，若RAl、RA0=01即分頻比為 1 024，則可設定為 2 kHz。 經(jīng) 4位BCD編碼可方便地設定N值，并可以由數(shù)碼管顯示當前BCD編碼的十進制數(shù),也即為當前PLL頻率合成器的輸出頻率。VCO的Y輸出端通過電容交流耦合到MCl45163P的1腳，經(jīng)過其內(nèi)部N分頻后與fr比較，并由4腳 PDout輸出，再經(jīng) 3.3 kΩ 電阻和 4.7 μF電容組成的積分型低通濾波器得到控制電壓Vc最后接在VC0的13腳。VCO的8腳輸出的信號送至l/2分頻器分頻并整形，輸出信號頻率 fo’。

對于VCO頻段控制引腳RNG（2腳）這樣處理：通過集成數(shù)值比較器對BCD/N分頻的最高位D3進行分檔，例如可以通過DIP開關(guān)設定數(shù)值比較器基準BCD(B3～B0)為 0100或 0011，當 D3小于或超過基準后分別得到高或低電位VRNG信號。VRNG接入VCO的2腳，實現(xiàn)整個頻率范圍的覆蓋。否則固定VRNG不變的前提下，VCO無法實現(xiàn)頻率范圍的覆蓋。

表1 鎖相環(huán)輸出頻率及各參數(shù) 晶振頻率fs=2.048 MHz

4 實驗及結(jié)果分析

系統(tǒng)主要參數(shù)選擇及實驗結(jié)果如表1。

實驗結(jié)果分析：4位BCD設置后，數(shù)碼管顯示的十進制數(shù)值和用頻率計測量的信號頻率相一致，驗證了電路處于鎖定狀態(tài)，同時滿足前面提到的數(shù)碼管顯示BCD編碼對應的十進制數(shù)就是當前PLL頻率合成器的輸出頻率。系統(tǒng)達到了鎖相頻率合成，輸出頻率源在R為1 024時，輸出頻率范圍：0.7 MHz～10 MHz，輸出頻率步進 1 kHz；鎖相環(huán)中的頻率步進2 kHz，信號源波形質(zhì)量較好，頻率實測值與理論計算值誤差較小，相對誤差在0.8%以內(nèi)。改變R時，輸出頻率范圍可方便改變；改變N，得到不同輸出頻率點。

本文設計的基于MCl45163P智能鎖相頻率合成器系統(tǒng)，加入了單片機控制環(huán)節(jié)，容易實現(xiàn)頻率輸出的自動控制，增加了頻率步進搜索、預置頻率值、顯示頻率等功能，能得到輸出頻率覆蓋范圍較大、輸出頻率步進較小1 kHz（保證輸出頻率分辯率高）、鎖相環(huán)頻率步進較大2 kHz（保證頻率轉(zhuǎn)換時間較?。?、波形質(zhì)量較好（雜波較少）高頻頻率源。本設計具有一定的創(chuàng)新性，利于對鎖相頻率合成芯片的應用研究和鎖相頻率合成技術(shù)的研究。

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