低功耗能量回收時(shí)鐘發(fā)生器和觸發(fā)器的設(shè)計(jì)*

蔡艷慧，方 赟，鐘傳杰

（江南大學(xué) 信息工程學(xué)院，江蘇 無錫 214122）

1 引言

在數(shù)字集成電路的設(shè)計(jì)中，時(shí)鐘功耗是制約電路設(shè)計(jì)發(fā)展的重要因素。文獻(xiàn)[1]中的一種高性能處理器的功耗分析表明，30%～50%的功率消耗在時(shí)鐘分配網(wǎng)絡(luò)（Clock Distribution Network，CDN）上。 因此，降低時(shí)鐘分配網(wǎng)絡(luò)功耗，成為降低電路功耗的關(guān)鍵。近年來，人們提出了一種由四相正弦時(shí)鐘控制的能量回收時(shí)鐘觸發(fā)器——傳輸門能量回收時(shí)鐘觸發(fā)器（PGER）[2]。它能夠利用設(shè)計(jì)能量回收時(shí)鐘的方法來回收時(shí)鐘分配網(wǎng)絡(luò)中電容里存儲(chǔ)的電荷。但其缺點(diǎn)是時(shí)鐘信號產(chǎn)生電路復(fù)雜，增加額外功耗。同時(shí)，傳輸門的延遲時(shí)間較大，導(dǎo)致賦值時(shí)間減少[3]。Aliakbar Ghadiri等人提出了預(yù)取值靜態(tài)脈沖觸發(fā)器（PCSP）[4]，其缺點(diǎn)是結(jié)構(gòu)復(fù)雜，造成的版圖面積增大。基于以上文獻(xiàn)，筆者提出了靜態(tài)差分能量回收觸發(fā)器（SDER），可大大改善上述缺點(diǎn)。

門控時(shí)鐘技術(shù)是另外一種降低時(shí)鐘功耗的方法，近年來得到廣泛應(yīng)用[5－8]。傳統(tǒng)的插入邏輯門的方法并不適合能量回收技術(shù)，因此筆者提出在觸發(fā)器上添加時(shí)鐘門控邏輯門。

2 能量回收技術(shù)與能量回收時(shí)鐘發(fā)生器

2.1 能量回收技術(shù)

目前，降低功耗的設(shè)計(jì)思想主要有：減小電路的節(jié)點(diǎn)翻轉(zhuǎn)因子，降低電源電壓，減小負(fù)載電容，使用動(dòng)態(tài)電源管理系統(tǒng)使系統(tǒng)在空閑時(shí)自動(dòng)進(jìn)入休眠狀態(tài)。但是，這些方法從電源中吸收的能量在被耗盡之前只能被使用一次。為了減少能量浪費(fèi)，使從電源中吸收的能量得到充分的利用，可引入再循環(huán)的措施。這就是另外一種降低功耗的方法——能量回收技術(shù)。能量回收電路利用交流功率時(shí)鐘驅(qū)動(dòng)，可以在整個(gè)工作過程中使導(dǎo)通器件兩端的電壓保持在很低的數(shù)值，從而降低了電路功耗[9]。

圖 1 為靜態(tài)邏輯電路能量回收過程。 Vdd1（t）和 Vdd2（t）均為可變電源。充電時(shí)，由于 Vdd1（t）緩慢上升，使 Vc（t）隨著Vdd1（t）的變化而緩慢變化，減小兩者之間的差值，從而減少消耗在上拉網(wǎng)絡(luò)上的功耗。放電時(shí)，Vdd2（t）緩慢下降，Vc（t）隨著 Vdd2（t）的下降而減小，這樣消耗在下拉網(wǎng)絡(luò)上的功耗也減小，從而使儲(chǔ)存在CL上的能量回收到電源，反復(fù)使用，從而降低總功率的消耗。在同步數(shù)字電路中，由于時(shí)鐘信號是容性信號，因此，在時(shí)鐘分配網(wǎng)絡(luò)中利用能量回收技術(shù)可以節(jié)省大量能量[11]。

圖1 靜態(tài)邏輯電路能量回收

2.2 能量回收時(shí)鐘發(fā)生器

在數(shù)字集成電路中，時(shí)鐘信號遍布芯片的每個(gè)角落。為了形象地描述它的分布和工作情況，提出了時(shí)鐘樹分布網(wǎng)絡(luò)模型——集總π型RC模型。根據(jù)時(shí)鐘樹在芯片內(nèi)的分布特征，將時(shí)鐘分配網(wǎng)絡(luò)定義為H樹型結(jié)構(gòu)。這是因?yàn)椋琀樹型結(jié)構(gòu)從時(shí)鐘信號的起點(diǎn)到各個(gè)時(shí)鐘終點(diǎn)的距離是相等的，時(shí)間理論上也相等，時(shí)鐘偏差理論值應(yīng)為0。能量回收時(shí)鐘信號發(fā)生器通過H時(shí)鐘樹分配網(wǎng)絡(luò)驅(qū)動(dòng)觸發(fā)器。

采用的能量回收時(shí)鐘發(fā)生器是一個(gè)單相正弦振蕩時(shí)鐘發(fā)生器[12]，如圖2所示。之所以采用正弦信號波形，是因?yàn)檎倚盘柌ㄐ纹交辉谀硞€(gè)時(shí)刻發(fā)生突變，可以起到能量回收的作用。

圖2 能量回收時(shí)鐘發(fā)生器

能量回收時(shí)鐘發(fā)生器由LC振蕩電路、晶體管MP、MN和幾個(gè)反相器組成。實(shí)際應(yīng)用時(shí)，它的負(fù)載就是一個(gè)RC網(wǎng)絡(luò)。DC供電電壓為Vdd/2。晶體管MN，MP分別有參考信號REF1和REF2驅(qū)動(dòng)。參考信號REF1和REF2頻率相同，相位相差180°。當(dāng)晶體管MN的參考信號REF1達(dá)到最小值時(shí)，MN作為電路的下拉管子把振蕩信號拉到最小至0，這樣可以保證振蕩電路的幅值，因此這個(gè)管子的尺寸要相當(dāng)大，而且有反相器驅(qū)動(dòng)。為了使電路不受溫度和工藝的影響，保證波形的穩(wěn)定，大尺寸且受反相器驅(qū)動(dòng)的MP起著至關(guān)重要的作用。當(dāng)晶體管MP的參考信號REF2達(dá)到最大時(shí)，激活上拉管子MP，使時(shí)鐘信號的振幅拉到 Vdd。

時(shí)鐘發(fā)生器的振蕩頻率為

式中：C為連接時(shí)鐘樹的總電容，包括時(shí)鐘樹的寄生電容和觸發(fā)器時(shí)鐘的輸入電容；L為集總電感。為了得到C值，需要仿真時(shí)鐘發(fā)生器和觸發(fā)器。首先給出L值，得出電路的固有頻率f0，然后求出C值。L值要根據(jù)需要的頻率來確定。

3 靜態(tài)差分能量回收觸發(fā)器和門控時(shí)鐘技術(shù)

3.1 電路結(jié)構(gòu)

圖3為靜態(tài)差分能量回收觸發(fā)器（SDER）。該電路為比例邏輯電路，主要由 MP1、MP2、MN1、MN2、MN3、MN4、反相器等組成。差分邏輯要求每一個(gè)輸入信號都有相應(yīng)的互補(bǔ)信號作為另一個(gè)輸入，并且產(chǎn)生一對互補(bǔ)的輸出信號，同時(shí)也使電路很容易上拉到Vdd。輸出的正反饋保證了在不需要電路工作時(shí)，把負(fù)載PMOS管關(guān)掉，這樣有效地降低了靜態(tài)功耗。S和R節(jié)點(diǎn)經(jīng)過輸出緩沖器分別輸出信號QB和Q。觸發(fā)器的輸出Q和QB分別反饋給接地的MN2和MN1，這樣設(shè)計(jì)可以避免內(nèi)部節(jié)點(diǎn)S和R受干擾，使輸出信號穩(wěn)定。電路的另一個(gè)特點(diǎn)在于減少電荷分享的2個(gè)接地的管子MN3和MN4。在電路的賦值階段，為了減少電路的電荷分享降低功耗，把MN3和MN4的參數(shù)設(shè)置得很大，并把MN3和MN4接地。時(shí)鐘信號CLK為正弦信號波形，它直接控制MN4和經(jīng)過反相器以后控制管子MN3。MN3和MN4為串聯(lián)的NMOS管，理想情況下，MN3和MN4不可能同時(shí)導(dǎo)通，但是在實(shí)際的電路中，時(shí)鐘信號CLK經(jīng)過反相器后總會(huì)有時(shí)間的滯后，這就形成了必定使MN3和MN4同時(shí)導(dǎo)通的短脈沖。

圖3 靜態(tài)差分能量回收觸發(fā)器

電路的工作過程簡單介紹如下。當(dāng)時(shí)鐘信號CLK上升沿到來，并達(dá)到管子的閾值電壓，且D=1，MN4導(dǎo)通取值，由于反相器的作用，存在短的高電平脈沖使MN3也導(dǎo)通，下拉網(wǎng)絡(luò)有足夠的下拉能力把節(jié)點(diǎn)S下拉到低電平，從而使MP2導(dǎo)通。由于DB=0，節(jié)點(diǎn)R到地之間沒有通路，所以輸出Q和QB分別為低電平和高電平。這時(shí)MP1截止，節(jié)點(diǎn)S繼續(xù)下拉，且由于MP1截止，不再有靜態(tài)電流從Vdd流到地，從而降低了靜態(tài)功耗。

3.2 門控時(shí)鐘能量回收時(shí)鐘觸發(fā)器

在系統(tǒng)的睡眠狀態(tài)，門控時(shí)鐘技術(shù)是降低功耗的好方法。時(shí)鐘網(wǎng)絡(luò)包括兩個(gè)部分，一部分是由時(shí)鐘緩沖器組成的時(shí)鐘樹本身，另一部分是時(shí)鐘樹節(jié)點(diǎn)所驅(qū)動(dòng)的為數(shù)眾多的寄存器。相對于方波時(shí)鐘，門控時(shí)鐘技術(shù)在能量回收電路中的應(yīng)用要講究得多，這是因?yàn)樵谡視r(shí)鐘網(wǎng)絡(luò)中插入邏輯門會(huì)破壞波形，從而減少能量回收電路回收能量。這里，提出的門控時(shí)鐘技術(shù)如圖4所示。

門控時(shí)鐘技術(shù)使用的或非邏輯門來取代圖3所示的反相器[12]?；蚍沁壿嬮T有2個(gè)輸入：時(shí)鐘信號CLK和使能信號EN。在激活模式下，使能信號EN=0，或非門相當(dāng)于一個(gè)反相器。在睡眠狀態(tài)下，使能信號EN=1，即使CLK=1，或非門的輸出也為0，從而避免觸發(fā)器工作。

4 仿真結(jié)果和比較

圖4 門控時(shí)鐘能量回收時(shí)鐘觸發(fā)器

為了更好地說明能量回收技術(shù)的優(yōu)點(diǎn)，分別對2個(gè)單元電路進(jìn)行局部仿真。一個(gè)是帶有能量回收的單元，即利用設(shè)計(jì)的時(shí)鐘發(fā)生器通過H時(shí)鐘樹分配網(wǎng)絡(luò)來驅(qū)動(dòng)觸發(fā)器；另一個(gè)是不帶有能量回收的單元，即利用方波時(shí)鐘信號通過H時(shí)鐘樹分配網(wǎng)絡(luò)來驅(qū)動(dòng)觸發(fā)器。這2個(gè)單元電路均是在SMIC 0.35 μm CMOS標(biāo)準(zhǔn)工藝下實(shí)現(xiàn)，供電電源為3.3 V，溫度為27℃，用Spectre軟件仿真。用HSPICE從版圖中提取寄生電容的網(wǎng)表，所有觸發(fā)器的輸出負(fù)載電容取為30 fF。圖5為提出的能量回收時(shí)鐘觸發(fā)器有能量回收和無能量回收能量消耗與頻率的關(guān)系。

從圖5可以看出，隨著頻率的增加，回收能量的幅度有所下降，如果頻率特別大，能量回收電路將無優(yōu)勢而言。當(dāng)時(shí)鐘頻率為40 MHz時(shí)，方波時(shí)鐘控制的觸發(fā)器消耗的能量為133.7 μJ，而正弦時(shí)鐘控制的觸發(fā)器消耗的能量僅為76.4 μJ，同比下降了42.86%；當(dāng)時(shí)鐘頻率為200 MHz時(shí)，方波時(shí)鐘控制的觸發(fā)器消耗的能量高達(dá)181.6 μJ，而正弦時(shí)鐘控制的觸發(fā)器消耗的能量為150.8 μJ，同比下降幅度約為17%。

門控時(shí)鐘技術(shù)的應(yīng)用，對降低觸發(fā)器的功耗起到了很大作用，特別是在系統(tǒng)睡眠狀態(tài)下。在睡眠狀態(tài)下，50%數(shù)據(jù)轉(zhuǎn)換行為時(shí)，分別對各觸發(fā)器仿真，功耗結(jié)果如表1所示。其中，P1表示利用門控時(shí)鐘技術(shù)的功耗，P2表示沒有利用門控時(shí)鐘技術(shù)的功耗。

表1 利用門控時(shí)鐘技術(shù)前后各觸發(fā)器系統(tǒng)功耗情況

時(shí)鐘頻率為40 MHz，數(shù)據(jù)轉(zhuǎn)換行為50%時(shí)，新型觸發(fā)器和傳統(tǒng)觸發(fā)器利用能量回收技術(shù)和不利用能量回收技術(shù)情況比較如表2所示。其中，P3表示利用能量回收技術(shù)的功耗，P4傳統(tǒng)代表沒有利用能量回收技術(shù)的功耗，t表示延時(shí)。

表2 利用能量回收前后各觸發(fā)器功耗、管子數(shù)和延時(shí)比較

由表2得知，時(shí)鐘頻率為40 MHz，50%數(shù)據(jù)轉(zhuǎn)換行為時(shí)，SDER常規(guī)情況下需要消耗133.7 μW，而利用能量回收技術(shù)以后功耗僅為76.4 μW，同比下降了42.86%。PGER需要消耗的功率最大，為147.1 μW，而PCSP消耗的功率最小，僅為112.4 μW。和SDER相比，PGER和PCSP利用能量回收技術(shù)功耗下降幅度較小，分別為39.29%和28.29%。雖然PGER的管子數(shù)最少，只有4個(gè)，但其致命的是延時(shí)較長，約為SDER的2倍。PCSP則需要24個(gè)管子，比SDER多用了10個(gè)管子，需要較大的電路板面積。

5 小結(jié)

筆者針對如何降低功耗問題展開討論，提出適用于能量回收技術(shù)的正弦時(shí)鐘發(fā)生器結(jié)構(gòu)和靜態(tài)差分能量回收觸發(fā)器。在SMIC 0.35 μm CMOS標(biāo)準(zhǔn)工藝下，利用Spectre軟件仿真的結(jié)果表明，利用能量回收時(shí)鐘觸發(fā)器與傳統(tǒng)技術(shù)相比，功耗下降幅度達(dá)到42.86%，延時(shí)也降低了約31%。系統(tǒng)睡眠模式下，提出對觸發(fā)器添加門控時(shí)鐘邏輯門，功耗下降了約65%。因此，能量回收和門控時(shí)鐘技術(shù)大大降低了時(shí)鐘分配網(wǎng)絡(luò)的消耗，同時(shí)，對設(shè)計(jì)高性能、低功耗、高速度的計(jì)算機(jī)系統(tǒng)有很大的推動(dòng)作用。

[1] 常曉濤，張明明，張志敏，等.應(yīng)用于片上系統(tǒng)中低功耗IP核設(shè)計(jì)的自適應(yīng)門控時(shí)鐘技術(shù)[J].計(jì)算機(jī)學(xué)報(bào)，2007，30（5）：823-830.

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