基于DSP和FPGA的開環(huán)多碼型誤碼測試儀的設(shè)計(jì)

王 輝，周志權(quán)，趙占鋒

(哈爾濱工業(yè)大學(xué)（威海），山東 威海 264209)

誤碼率是衡量數(shù)字傳輸系統(tǒng)在正常工作的情況下傳輸質(zhì)量優(yōu)劣的一個(gè)重要指標(biāo)，它能反映數(shù)字信息在傳輸過程中受到損害的程度。在數(shù)字通信網(wǎng)中，誤碼直接破壞了信息傳遞的準(zhǔn)確性。通常誤碼對電話的影響是產(chǎn)生噪聲，對圖像的影響是造成圖像失真，對數(shù)據(jù)的影響則表現(xiàn)為信息的丟失和錯(cuò)亂。

為了得到通信系統(tǒng)的傳輸過程中誤碼率，或是快速找到發(fā)生誤碼的原因，需要專用的設(shè)備進(jìn)行測試，即誤碼測試儀。現(xiàn)在國內(nèi)外已經(jīng)有誤碼測試儀的成品，例如：武漢奧林特光電設(shè)備有限公司的ET2000、ET155和ET3200；美國安捷倫公司產(chǎn)品HP37717A。這些通用誤碼儀雖然具有簡單易用、測試內(nèi)容豐富和誤測試結(jié)果直觀、準(zhǔn)確等優(yōu)點(diǎn)，但是其價(jià)格較貴、體積偏大且不易與某些系統(tǒng)接口適配，通常需要另加外部輔助驅(qū)動電路[1-2]。

本文所述的誤碼測試儀特點(diǎn)之一是可以實(shí)現(xiàn)開環(huán)測試，即收發(fā)端不在同一地點(diǎn)的測試。本誤碼測試儀的研制背景是某星地間通信信道的誤碼測試項(xiàng)目，在項(xiàng)目中本誤碼儀的發(fā)送端即偽隨機(jī)碼生成器位于地面，接收端即誤碼分析器位于衛(wèi)星上，因此誤碼測試儀本身必須實(shí)現(xiàn)開環(huán)測試。但是，開環(huán)測試的應(yīng)用不僅僅限于星地間的誤碼測試，在常見的通信信道的誤碼測試的應(yīng)用中，如異地的長距離誤碼測試，開環(huán)測試會使測試更加方便快捷。

本誤碼測試儀的另一突出特點(diǎn)是它有五種可用的測試碼型，在偽隨機(jī)碼生成器端可以自由選擇碼型進(jìn)行測試。由于生成偽隨機(jī)序列的移位寄存器越長，則生成的偽隨機(jī)序列的周期越長，序列的隨機(jī)性就越強(qiáng)，因此這五種不同的測試碼型可用于模擬隨機(jī)性不同的數(shù)據(jù)通信。這五種碼型包括01碼和另外四種偽隨機(jī)序列，其中包括了有國際電信聯(lián)盟 (ITU)推薦的三種偽隨機(jī)序列。本誤碼測試儀在誤碼分析器端的FPGA中實(shí)現(xiàn)五個(gè)模塊的并行處理，實(shí)現(xiàn)了盲檢測（此處的盲檢測是指誤碼分析器端在未知發(fā)送碼型的條件下能夠自動識別發(fā)送的是那種碼型），完成碼同步，并進(jìn)行誤碼統(tǒng)計(jì)處理和給出檢測出的碼型等信息。

本文所述的誤碼測試儀是基于DSP和FPGA實(shí)現(xiàn)的，具有更大的靈活性，升級方便，例如可以方便地改變測試序列的碼元速率，本誤碼測試儀是以常用的2.048 MHz的碼元序列為例進(jìn)行的測試,理論上可以實(shí)現(xiàn)0～160 MHz測試碼速率。如果硬件升級,理論上還可以達(dá)到更高的碼速率,還可以在需要的情況下增加另外所需的測試碼型。誤碼測試的主要工作由FPGA完成，系統(tǒng)的穩(wěn)定性較高。其系統(tǒng)框圖如圖1所示。

1 偽隨機(jī)碼生成器

許多數(shù)字通信理論的結(jié)論都基于這樣一個(gè)假設(shè)：原始的信源信號為0、1等概率并相互獨(dú)立的隨機(jī)數(shù)字序列。同樣，實(shí)際數(shù)字通信系統(tǒng)的設(shè)計(jì)也是基于相同假設(shè)。因此，為使測試結(jié)果盡可能真實(shí)地反映系統(tǒng)的性能，采用偽隨機(jī)序列(m序列)作為測試中傳輸?shù)男盘?。這種測試碼的另一個(gè)優(yōu)點(diǎn)是可以實(shí)現(xiàn)開環(huán)測試。

如圖2所示偽隨機(jī)碼生成器也是基于DSP和FPGA來實(shí)現(xiàn)的。其中DSP負(fù)責(zé)與上位機(jī)的通信和對FPGA的控制，F(xiàn)PGA實(shí)現(xiàn)偽隨機(jī)序列的生成。圖3為偽隨機(jī)碼生成器的仿真結(jié)果。

本文所述的誤碼測試采用了五種碼型，其中包括01碼和另外四種生成多項(xiàng)式，分別是 1+x2+x5、1+x5+x9、1+x9+x11和1+x14+x15的偽隨機(jī)序列,從前至后這五種碼型的隨機(jī)性依次增大，用戶可以根據(jù)需要模擬的數(shù)據(jù)傳輸自由選擇碼型進(jìn)行測試。在這四種偽隨機(jī)序列中生成多項(xiàng)式為1+x5+x9、1+x9+x11和1+x14+x15的偽隨機(jī)序列是ITU(國際電信聯(lián)盟，即原CCITT)建議用于數(shù)據(jù)傳輸設(shè)備測量誤碼的m序列[3-4]。

圖2中上位機(jī)軟件可以運(yùn)行于電腦或者嵌入式系統(tǒng)中，圖4即電腦上的上位機(jī)軟件偽隨機(jī)碼控制器，同時(shí)在嵌入式系統(tǒng)Windows CE上也編程實(shí)現(xiàn)了一個(gè)控制系統(tǒng)。采用嵌入式系統(tǒng)上的上位機(jī)軟件可以增加系統(tǒng)的便攜性。此外還有手動模式，增加了偽隨機(jī)碼生成器的可靠性。

為了驗(yàn)證系統(tǒng)輸出的偽隨機(jī)序列的正確性,利用MATLAB編寫了生成偽隨機(jī)序列的程序進(jìn)行對比驗(yàn)證。經(jīng)驗(yàn)證偽隨機(jī)序列生成器輸出的偽隨機(jī)序列正確，可以滿足誤碼測試儀的要求。集電路關(guān)鍵部分的狀態(tài)信息，上報(bào)給DSP，此部分主要由FPGA及其外圍電路完成，F(xiàn)PGA核心模塊的工作框圖如圖6所示，誤碼測試的時(shí)序圖如圖7所示；(3)DSP完成與其他設(shè)備的通信和對電路控制。

2 誤碼分析器

如圖1所示生成的偽隨機(jī)序列經(jīng)過待測系統(tǒng)到達(dá)誤碼分析器，誤碼分析器從偽隨機(jī)序列中提取出同步時(shí)鐘信號，然后誤碼分析器先根據(jù)設(shè)定的同步門限進(jìn)行碼同步，同步后統(tǒng)計(jì)誤碼測試的結(jié)果，統(tǒng)計(jì)出的結(jié)果通過DSP傳輸給上位機(jī)軟件，或者嵌入式系統(tǒng)。

偽隨機(jī)序列同步過程中應(yīng)用了m序列開關(guān)門同步算法[5]。以生成多項(xiàng)式為1+x14+x15的偽隨機(jī)序列為例，從接收到的偽隨機(jī)序列中截取15位碼元，進(jìn)行本地存儲后按生成多項(xiàng)式1+x14+x15生成本地的偽隨機(jī)序列。如果這15位碼元沒有錯(cuò)誤，根據(jù)偽隨機(jī)序列的性質(zhì)，生成的偽隨機(jī)序列就與在發(fā)送端的偽隨機(jī)序列生成器發(fā)出的偽隨機(jī)序列是相同，利用本地生成的正確的偽隨機(jī)序列與經(jīng)過待測系統(tǒng)后的偽隨機(jī)序列進(jìn)行比對就可以得到誤碼率。

但是,為保證本地生成的偽隨機(jī)序列是正確的,本文采用的是在本地生成的偽隨機(jī)序列與經(jīng)過待測的偽隨機(jī)序列比較之后，如果連續(xù)相同的碼元超過了預(yù)先設(shè)定的同步門限就認(rèn)為本地生成的偽隨機(jī)序列是正確的。下面介紹門限設(shè)定的原則。

根據(jù)信息論和概率知識，可以推導(dǎo)得到同步成功的概率P{同步成功}與同步門限N和信道誤碼率p之間的關(guān)系，以生成多項(xiàng)式為1+x14+x15的偽隨機(jī)序列為例，如式(1)所示。

P{同步成功}≈1-(15+N)p (1)其中，10-3≤p≤10-10。

計(jì)算同步門限可以這樣進(jìn)行，把信道誤碼率p的最大值帶入式(1)，確定最小的同步成功的概率，比如 10-3，就可以計(jì)算出 N的最大值，推導(dǎo)如下：

Pr{同步成功}≈1-(15+N)p≥0.90

1-(15+N)×10-3≥0.90

N≤85

計(jì)算結(jié)果表明要測的最大誤碼率為10-3的信道，并保證同步成功的概率大于90%的條件下，同步門限值不能大于85個(gè)碼元，當(dāng)然同步門限N越小，同步成功的概率越大，但此時(shí)可能是偽同步，這樣測得的誤碼率的值根本就不是真實(shí)的誤碼率,根據(jù)偽隨機(jī)序列的性質(zhì)這時(shí)測得的誤碼率大概為0.5。

如圖5所示，整個(gè)誤碼分析器的系統(tǒng)結(jié)構(gòu)可以分為三大部分：(1)從接收到的二進(jìn)制碼序列中提取同步時(shí)鐘，此部分由專用芯片及其外圍電路完成；(2)利用m序列開關(guān)門同步算法[5]完成碼同步，并進(jìn)行誤碼統(tǒng)計(jì)和采

FPGA的核心模塊有五個(gè)，這五個(gè)模塊在同步時(shí)鐘的驅(qū)動下并行處理，分別用于五種碼型的處理，因此誤碼分析器本身并不需要知道偽隨機(jī)碼生成器發(fā)送的碼型，即可以實(shí)現(xiàn)盲檢測。當(dāng)這五個(gè)模塊其中的一個(gè)模塊同步成功后，這個(gè)模塊會開始統(tǒng)計(jì)誤碼并把統(tǒng)計(jì)的結(jié)果傳送給DSP，DSP再通過串口把結(jié)果傳出去。

誤碼分析器通過串口與電腦端的上位機(jī)軟件或者其他的嵌入式系統(tǒng)通信，DSP接收指令進(jìn)行解析和執(zhí)行，并把統(tǒng)計(jì)的誤碼率的信息和監(jiān)測的電路的狀態(tài)通過串口上傳。設(shè)計(jì)的電腦端的上位機(jī)軟件誤碼儀測試系統(tǒng)如圖8所示。

3 實(shí)驗(yàn)和結(jié)論

如圖9所示是本誤碼測試儀與商業(yè)誤碼測試儀對比分析實(shí)驗(yàn)示意圖。測試中本文誤碼測試儀和商業(yè)誤碼測試儀均使用2.048 MHz碼速率的偽隨機(jī)序列。誤碼率測試結(jié)果如表1所示。表中每次測試時(shí)的信道的干擾都不相同，在每次測量中干擾是不變的。本文所述誤碼測試儀是3 min內(nèi)的平均誤碼率，商業(yè)誤碼測試儀測得的是誤碼率穩(wěn)定后的結(jié)果。

由表1中數(shù)據(jù)可以看到，測得的誤碼率的量級是相同的，但是數(shù)據(jù)還是有偏差，而且在誤碼率越低時(shí)測得數(shù)據(jù)的偏差的百分比越大。存在這種現(xiàn)象的原因主要有兩點(diǎn)，一是信道在兩次測試時(shí)的狀態(tài)會有微小的波動，即干擾本身不是絕對穩(wěn)定的；二是在低誤碼率條件下，單個(gè)誤碼碼元對誤碼率的結(jié)果的影響大于在高誤碼率的條件下對誤碼率的影響。

分析得到的實(shí)驗(yàn)數(shù)據(jù)可知，本文所述的誤碼測試儀測得誤碼率可以達(dá)到10-3≤p≤10-10的要求,系統(tǒng)可以完成開環(huán)測試，系統(tǒng)同步時(shí)間短。

在與商業(yè)誤碼測試儀的對比實(shí)驗(yàn)中，本文所述的誤碼測試儀性能與商業(yè)誤碼測試儀相當(dāng)。而且本誤碼測試儀可以實(shí)現(xiàn)開環(huán)測試，可以實(shí)現(xiàn)星地間及地面異地長距離的誤碼測試；其功耗低，與嵌入式系統(tǒng)配合使用可以方便地進(jìn)行野外測試；具有五種用于誤碼測試偽隨機(jī)序列可供選擇；誤碼分析器運(yùn)用m序列開關(guān)門算法和并行處理實(shí)現(xiàn)了盲檢測；升級方便，理論上可以實(shí)現(xiàn)0～160 MHz測試碼速率，如果升級硬件理論上還可以達(dá)到更高的碼速率，可以增加所需要的測試碼型；偽隨機(jī)碼生成器和誤碼分析器都有串口，可以方便地集成到其他系統(tǒng)中。

表1 對比測試誤碼率結(jié)果

[1]高翔,趙利,葉梧.基于 FPGA的智能誤碼測試儀.電子技術(shù)應(yīng)用,2003,29(9):42-45.

[2]齊志強(qiáng),尚文靜,何慶濤.基于FPGA的簡易誤碼儀的設(shè)計(jì).世界電子元器件，2007(7)：72-74.

[3]ITU-T Rec.G.826.Error Performance Parameters and Objective for International.Constant Bit Rate Digital Paths at or above the Primary Rate.1993.

[4]CCITT Draft Rec.G.82X.Error Performance Parameters and Objectives for International,Constant Bit Rate Digital Paths at or above the Primary Rate.1992.

[5]SIMON M K,OMURA J K,SCHOLTZ R A,et al.Spread spectrum communication.Computer Science Press Inc.,Rockville,Md.,1985.