一種低溫漂低功耗的帶隙基準(zhǔn)源的設(shè)計

何　榮　呂　堅　蔣亞東

摘 要：設(shè)計一種低溫漂低功耗的帶隙基準(zhǔn)結(jié)構(gòu)，在傳統(tǒng)帶隙基準(zhǔn)核心電路結(jié)構(gòu)上增加一對PNP管，兩個雙極型晶體管疊加的結(jié)構(gòu)減小了運放的失調(diào)電壓對輸出電壓的影響，降低了基準(zhǔn)電壓的溫度失調(diào)系數(shù)。電路設(shè)計與仿真基于CSMC 0.5 μm CMOS工藝，經(jīng)流片，測得室溫下帶隙基準(zhǔn)輸出電壓為1.326 65 V，在-40～+85 ℃范圍內(nèi)的溫度系數(shù)為2.563 ppm/℃；在3.3 V電源電壓下，整個電路的功耗僅為2.81 μW;在2～4 V之間的電源調(diào)整率為206.95 ppm。

關(guān)鍵詞：帶隙基準(zhǔn)；低溫漂；低功耗；CMOS

中圖分類號：TN432 文獻(xiàn)標(biāo)識碼：B 文章編號：1004-373X(2009)04-004-04

Design of Low Temperature Drift and Low Power Consumption Bandgap Reference

HE Rong,LV Jian,JIANG Yadong

(State Key Laboratory of Electronic Thin-film and Integrated Devices,University of Electronic Science and Technology of China,Chengdu,610054,China)

Abstract：A type of low temperature drift and low power consumption bandgap reference circuit are presented.The temperature drift is lowered by adding two PNP transistors to conventional circuit.The effection of OPAMP′s offset to the output voltage is minimized by the folded bipolar transistors.This bandgap reference circuit delivers an output of 1.326 65 V at 300 K with temperature coeffience of 2.563 ppm/℃ between -40～+85 ℃.The power dissipation of whole circuit is about 2.81 μW with a source of 3.3 V.And the line regulation of the circuit between 2～4 V is 206.95 ppm.

Keywords：bandgap reference;low temperature drift;low power consumption;CMOS

0 引 言

便攜式電子產(chǎn)品在市場上占有越來越大的份額，對低電壓、低功耗的基準(zhǔn)電壓源的需求量大大增加，也導(dǎo)致帶隙基準(zhǔn)的設(shè)計要求有了較大的提高。帶隙基準(zhǔn)廣泛應(yīng)用于數(shù)/模轉(zhuǎn)換、模/數(shù)轉(zhuǎn)換、存儲器以及開關(guān)電源等數(shù)?；旌想娐分??；鶞?zhǔn)源的穩(wěn)定性對整個系統(tǒng)的內(nèi)部電源的產(chǎn)生，輸出電壓的調(diào)整等都具有直接且至關(guān)重要的影響?；鶞?zhǔn)電壓必須能夠克服制造工藝的偏差，系統(tǒng)內(nèi)部電源電壓在工作范圍內(nèi)的變化以及外界溫度的影響。

由文獻(xiàn)可知傳統(tǒng)的一階補(bǔ)償通?？梢缘玫?0 ppm/℃左右的溫度系數(shù)，而新發(fā)展的比較成熟的補(bǔ)償技術(shù)，包括二階溫度補(bǔ)償，分段線性補(bǔ)償,指數(shù)溫度補(bǔ)償?shù)绕渌难a(bǔ)償方法，文獻(xiàn)［2-4］中所提及的電路的結(jié)構(gòu)均比較復(fù)雜，或受到比較多的工藝的限制，或運用BiCMOS工藝，其制造成本比較高。

在此設(shè)計一種以共源共柵電流鏡為負(fù)載的低溫漂高電源抑制比CMOS帶隙基準(zhǔn)電壓源，利用新型核心電路和NMOS為輸入管的套筒式共源共柵運算放大器使得帶隙基準(zhǔn)的輸出溫度系數(shù)遠(yuǎn)小于傳統(tǒng)帶隙基準(zhǔn)的溫度系數(shù)。

1 曲率補(bǔ)償?shù)膸痘鶞?zhǔn)

1.1 VBE的溫度特性

由文獻(xiàn)［1］可知，雙極型晶體管的VBE的溫度曲線不是簡單地隨溫度做線性變化的，其溫度特性為：

VBE=VBG0(1－T/T0)+VBE0(T/T0)-

(η－α)（kT/q）ln（T/T0）（1）

其中：VBG0為由零度推導(dǎo)出的PN結(jié)外接電壓；T0為參考溫度，T為絕對溫度；VBE0是雙極晶體管在溫度為T0時的發(fā)射結(jié)電壓；η為與溫度無關(guān)，但與工藝有關(guān)的一個參數(shù)；α的值與集電極電流Ic的溫度特性有關(guān)（Ic與溫度成正比即PTAT電流時α＝1；當(dāng)Ic是與溫度無關(guān)的電流時，α＝0）。

式(1)中與溫度相關(guān)的非線性項作泰勒展開可得：

VBE(T)=α0+α1T+…+αnT琻（2）

其中:Е0，α1，…，αn為常數(shù)項，傳統(tǒng)的帶系基準(zhǔn)電路工作時只將VBE和溫度有關(guān)的非線性項的一次項消除，輸出值仍與溫度的高階項呈現(xiàn)非線性的相關(guān)性。要進(jìn)一步的降低輸出的溫度相關(guān)性，就要使用新方法對VBE的非線性溫度系數(shù)進(jìn)行補(bǔ)償。

1.2 帶隙基準(zhǔn)原理

傳統(tǒng)帶系基準(zhǔn)的電路如圖1所示，其主要由襯底PNP、電阻和運放構(gòu)成。利用具有負(fù)溫度特性的雙極型晶體管的VBE與具有正溫度特性的熱電壓VT，在適當(dāng)?shù)南禂?shù)下將兩者疊加，從而得到與溫度無關(guān)的基準(zhǔn)電壓。在T0處，推導(dǎo)式（1）與溫度的關(guān)系：

И礦BE礣|T=T0=+(α－γ)(k/q)（3）И

圖1 經(jīng)典帶隙基準(zhǔn)原理圖

處于深度負(fù)反饋的運放強(qiáng)制A，B點電壓近似相等，假設(shè)電阻R1,R2上流過的電流分別為I1和I2，而N為Q1,Q2Х⑸浼面積之比，因此：

I1=(VEB2－VEB1)/R1=VTln N/R1=I2（4）

寬長比相同的PMOS管P1,P2使兩條支路的電流近似相等，且具有相同溫度特性，就可以得到以下輸出參考電壓：

Vout=VEB2+I2R2=VEB2+(VTln N/R1)R2（5）

上式對在T0處溫度求導(dǎo)可得：

礦out 礣|T = T0 = 礦EB2 礣|T = T0+礦T 礣（6）

聯(lián)合上式和式(3)可以看出，只要選擇合適的電阻R1,R2值和數(shù)值N就可以得到一個溫度系數(shù)接近零的輸出電壓。

帶隙基準(zhǔn)在設(shè)計中非常注重運算放大器這個環(huán)節(jié)。首先運算放大器的輸入匹配要求比較高，核心電路中PTAT電流的產(chǎn)生對后面有決定性的影響，如果可以設(shè)計一種高匹配的PTAT電流源，就可以保證運算放大器的輸入端的匹配，使基準(zhǔn)電壓的產(chǎn)生有了基本保障。其次運算放大器有失調(diào)電壓，失調(diào)電壓也將被運算放大器放大，運放增益越大則被放大的噪聲越大。使用新的PTAT電流產(chǎn)生方法，使得能在帶隙基準(zhǔn)中使用較低增益的運算放大器，就可以進(jìn)一步減小輸出電壓中包含的運算失調(diào)電壓的影響。

2 新型帶系基準(zhǔn)的設(shè)計與分析

在溫度300 kΩ時，VBE的溫度系數(shù)約為-2.2 mV/℃,猇T的溫度系數(shù)約為0.86 mV/℃。這里所提出的核心電路如圖2所示，使用雙極型晶體管構(gòu)成電路的核心部分，實現(xiàn)VBE和VT的線性疊加，得到溫度系數(shù)近似為零的輸出電壓。

圖2 核心電路原理圖

2.1 核心電路

圖2中Q1和Q2，Q3和Q4的發(fā)射結(jié)面積相同，根據(jù)設(shè)計需要，取Q1和Q2的發(fā)射結(jié)面積為Q3和Q4的發(fā)射結(jié)面積的46倍。假設(shè)雙極型晶體管基極電流為零，且運放的增益足夠大，則A點和B點的電壓被迫相等:

Vbe1+Vbe2+I1R1=Vbe3+Vbe4(7)

即電阻R1上的電流為:

I1=（ΔVEB31+ΔVEB42）/R1=2VTln(IS1/IS3)/R1

=2ΔVBE/R1=2VTln(mn)/R1(8)

其中：m為2條支路上的電流的比值；n為Q1和Q2的發(fā)射結(jié)面積之比。該電流是與絕對溫度成正比的PTAT電流，且與電源電壓無關(guān)。VrefУ鬧滴:

Vref=VBE+(2mVTln mn)R2/R1(9)

圖2采用2個雙極型晶體管疊加的結(jié)構(gòu)，主要目的是減小運放失調(diào)電壓對輸出電壓的影響。假設(shè)運放的失調(diào)電壓為VOS，得到以下輸出電壓:

Vref=VBE+mR2/R1(10)

由上式可得，要減小運放的失調(diào)電壓的影響，可以增大括號中的第一項，也就是增大m或n的值，取Q1和Q2的發(fā)射結(jié)面積為Q3和Q4的發(fā)射結(jié)面積的46倍就是為了減小失調(diào)電壓對輸出的影響，使用比較大的n值；其次，兩個相疊的雙極型晶體管使運算放大器的兩個輸入電壓中均含有兩個疊加的VBE，減小核心電路中對運算放大器的增益的需求，使得使用的運算放大器的增益小于傳統(tǒng)帶隙基準(zhǔn)中的運算放大器的增益，從而使輸出中減小了運放失調(diào)電壓對輸出電壓的影響。兩種方法使該電路輸出的基準(zhǔn)電壓有比使用傳統(tǒng)核心電路更低的溫度系數(shù)。

此電路的缺點是比普通帶隙基準(zhǔn)多消耗1個電壓余度，兩個疊加的雙極型晶體管需要多消耗1個VBE，大約是0.7 V的電壓。電源電壓Vdd至少需要2VBE+VDS1+VDS2，其中VDS1和VDS2分別為M1和M2的源漏電壓，共計3 V左右。在低電源電壓中應(yīng)用這種結(jié)構(gòu)對共源共柵電流鏡的輸出電壓擺幅即所消耗的電壓余度的要求比較高。

2.2 運算放大器的設(shè)計

要使帶隙基準(zhǔn)有高的電源抑制比，電路中使用的運放開環(huán)增益和電源抑制比就必須足夠大。計算得運放增益大約60 dB，使用了套筒式共源共柵結(jié)構(gòu)，以NMOS管作為輸入管，兩對PMOS管作為負(fù)載管。套筒式結(jié)構(gòu)簡單，功耗和消耗的電壓余度和都相對要更小，比較適合設(shè)計中低功耗的需求，并且可以解決核心電路中疊加的雙極型晶體管多消耗的一個電壓余度。

圖3是帶隙基準(zhǔn)整體結(jié)構(gòu)圖，啟動電路在核心結(jié)構(gòu)正常工作后自動關(guān)斷，由圖可知運算放大器所需要的偏置電流由帶隙基準(zhǔn)產(chǎn)生。

圖3 整體電路結(jié)構(gòu)

3 測試結(jié)果分析

基于CSMC 0.5 μm DPTM CMOS工藝對版圖進(jìn)行設(shè)計、流片。電路概貌圖如圖4所示。

圖4 帶隙基準(zhǔn)照片

圖5是在3.3 V的電源電壓下，-40～+85 ℃的工作溫度范圍內(nèi)帶隙基準(zhǔn)的溫度特性曲線；表1是將電源電壓的設(shè)定范圍為2～4 V，對帶隙基準(zhǔn)電路的輸出電壓進(jìn)行測試，得到的電源電壓特性。

表1 電源調(diào)整率測試

工作溫度 /℃Vdd值 /V輸出電壓值 /V

27 21.3264 4

272.291.3265 5

272.571.3265 9

272.861.3266 4

273.141.3266 4

273.431.3266 6

2741.3266 8

圖5 3.3 V電源電壓下，溫度為-40～+85 ℃時的

輸出電壓與工作溫度曲線

圖5表示的是基準(zhǔn)電壓源的溫度特性曲線，測試結(jié)果表明此電壓源在工作溫度范圍內(nèi)，溫度系數(shù)為2.563 ppm/℃。

表1是電源電壓特性分布，在室溫下，電源電壓在2～4 V間變化時的輸出電壓，由表1可知，此電壓源在電源電壓為2 V時就可以正常工作?；鶞?zhǔn)電壓源在2～4 V間的輸出差值為413.9 μV，即電源調(diào)整率為206.95 ppm。

蒙特卡羅分析是用于衡量器件特性值對電路性能影響的一種測試分析方法。在每個蒙特卡羅分析中，器件的特征值被當(dāng)作潛在影響測試結(jié)果的因素并進(jìn)行分類，由于測試是隨機(jī)選取樣本，各個特征值也將是隨機(jī)。在一個完整的測試結(jié)束后，可以得到1個或多個結(jié)果。每一項性質(zhì)將得到一系列可被統(tǒng)計學(xué)統(tǒng)計的結(jié)果。對帶隙基準(zhǔn)而言，主要特征值包括制造中的摻雜濃度的分布，內(nèi)部電源電壓值的偏差和外界的溫度變化。

分析測試結(jié)果的方法是將它們歸納在不同范圍中，每個范圍表示在所有結(jié)果中占有的比例。將這些范圍用柱狀圖表示出來，每部分柱狀圖都由其高度表示在總體中占有的數(shù)量。

圖6是在室溫下選取80個芯片并對其帶隙基準(zhǔn)電路輸出電壓測試。由圖可以看出，輸出電壓有95%以上都分布在設(shè)計的輸出電壓周圍，在實際應(yīng)用中不需要trim就可以得到合適的輸出電壓。

4 結(jié) 語

這里設(shè)計了一種具有低溫漂低功耗且不需要trim的基準(zhǔn)電壓源，利用低壓共源共柵電流鏡來減小輸出電壓對電源電壓的依賴。測試結(jié)果表示：電路在2 V電源電壓下就可以正常工作，輸出基準(zhǔn)電壓為1.326 65 V;在-40～+85 ℃之間的溫度系數(shù)為2.563 ppm/℃；電路在3.3 V電源電壓下，功耗僅為2.81 μW，可以廣泛應(yīng)用在移動電子設(shè)備中。

圖6 蒙特卡羅分析柱狀圖

參 考 文 獻(xiàn)

［1］劉國慶，于奇，劉源，等.一種低溫漂低電源電壓調(diào)整率CMOS基準(zhǔn)電流源.微電子學(xué),2006(12):763-766.

［2］張朵云，羅嵐，唐守龍，等.一種基于新偏置電路的低電壓帶隙基準(zhǔn)源的設(shè)計.電子器件,2006(3):171-173.

［3］Andrea Boni.Opamps and Startup Circuits for CMOS Bandgap Reference with near 1V Supply.IEEE Solid-State Circuits,2002(37):1 339-1 343.

［4］Leung K N,Mok K P T,Leung C Y.A 2V 23 μA5.3 ppm/℃ Curvature Compensated CMOS Bandgap Voltage Reference［J］.IEEE Joural of Solid-State Circuits,2003,38(3):561-564.［5］Avoinne C,Rashid T,Chowdhury V,et al.Second-order Compensated Bandgap Reference with Convex Correction［J］.Electronic Letters,2005,41(5):276-277.

［6］Ker Mingdou,Chen Jungsheng,Chu Chingyun.New Curvature-compensation Technique for CMOS Bandgap Refe-rence with sub-1-V Operation［A］.The 2005 IEEE International Symposium on Circuits and Systems.2005,4:3 861-3 864.

［7］江金光,王耀南.高精度帶隙基準(zhǔn)電壓源的實現(xiàn)［J］.半導(dǎo)體學(xué)報，2004，25（7）：852-857.

［8］朱樟明,楊銀堂.一種10 ppm/℃低壓CMOS帶隙電壓基準(zhǔn)源設(shè)計［J］.電路與系統(tǒng)學(xué)報,2004,9(4);118-120.

［9］汪寧，魏同立.一種具有高電源抑制比的低功耗CMOS帶隙基準(zhǔn)電壓源［J］.微電子學(xué),2004,34(3):330-333.［10］一種采用曲率補(bǔ)償技術(shù)的高精度帶隙基準(zhǔn)電壓源的設(shè)計［J］.微計算機(jī)信息,2004,20(12):104-105.

注：本文中所涉及到的圖表、注解、公式等內(nèi)容請以PDF格式閱讀原文。