通用多核產(chǎn)品技術(shù)現(xiàn)狀

王　飆　胡蘇太

多核微處理器以其開發(fā)時(shí)間短、性能高而得到眾多廠商的青睞，AMD和英特爾還針對臺式機(jī)、服務(wù)器和筆記本電腦推出各種型號的微處理器。本文對部分企業(yè)現(xiàn)有的多核微處理器芯片的結(jié)構(gòu)和所采用的技術(shù)進(jìn)行了研究。

國外廠商發(fā)展CMP處理器，基本上經(jīng)過了從“雙核”到“多核”的步驟。實(shí)際上，對“多核”處理器的性能目前仍然沒有一個(gè)公認(rèn)的評價(jià)標(biāo)準(zhǔn)。同構(gòu)CMP在高線程級并行度應(yīng)用領(lǐng)域，比如服務(wù)器，能夠表現(xiàn)出很高的性能。對于線程級并行度較低的工作負(fù)載，其性能卻不盡如人意。而異構(gòu)CMP結(jié)構(gòu)正好可以彌補(bǔ)這一缺憾。它的“主核”采用設(shè)計(jì)較為復(fù)雜的高性能處理器核心，用于高效地處理線程級并行度較低的工作負(fù)載，而大量相對簡單的“從核”則可以高效地處理高線程級并行度的工作負(fù)載。2005年，Sony、Toshiba、IBM共同推出的“Cell”處理器就采用了異構(gòu)CMP結(jié)構(gòu)。值得注意的是，本來是三家公司為下一代游戲機(jī)和流媒體設(shè)備研制的“Cell”處理器，由于其軟硬件支持多種靈活的編程模式，大大拓寬了其應(yīng)用領(lǐng)域，目前IBM已經(jīng)生產(chǎn)出了基于Cell的商用服務(wù)器，其應(yīng)用領(lǐng)域還將繼續(xù)向醫(yī)藥和軍事領(lǐng)域擴(kuò)展。

AMD的多核微處理器芯片

AMD Athlon64 X2和 雙核Opteron

Athlon 64 X2（參見圖 1）的兩個(gè)處理器內(nèi)核通過共同的系統(tǒng)請求接口，與集成的內(nèi)存控制器和1條HyperTransport通路，通過交叉開關(guān)相連。這樣的結(jié)構(gòu)在形成多路系統(tǒng)時(shí)，不存在對系統(tǒng)總線帶寬和內(nèi)存帶寬的爭搶瓶頸。使用128bitDDR內(nèi)存控制器來支持雙通道DDR內(nèi)存,采用1GHz的HyperTransport總線與其他芯片或I/O連接。Athlon64 X2的每個(gè)核心擁有獨(dú)立的L1、 L2 Cache及執(zhí)行單元。一級Cache為64KB，兩路組相聯(lián)的指令Cache和64KB，兩路組相聯(lián)的指令Cache。二級Cache為1MB容量，16路組相聯(lián)結(jié)構(gòu)。核心之間的連接需要通過System Request Queue(SRQ系統(tǒng)請求隊(duì)列)和交叉開關(guān)實(shí)現(xiàn)。交叉開關(guān)（Crossbar）用來控制核心與外部的通信，SRQ則負(fù)責(zé)協(xié)調(diào)兩個(gè)核心對I/O資源的爭用。芯片采用939管腳的lidded micro PGA封裝，管腳間距為1.27mm，31×31陣列，有機(jī)基板尺寸為40mm×40mm。

Opteron雙核處理器的兩個(gè)核心各自擁到完全獨(dú)立的執(zhí)行部件和L2緩存，但僅配備一個(gè)內(nèi)存控制器，同時(shí)和兩個(gè)核心一起協(xié)同工作，實(shí)現(xiàn)資源共享。Opteron雙核處理器采用90nm工藝和SOI及“Dual Stress Liner”應(yīng)變硅技術(shù); 兼容Socket 940系統(tǒng)，一級Cache和二級Cache的結(jié)構(gòu)和容量與Athlon X2一樣; 擁有2.05億個(gè)晶體管（目前的Opteron處理器擁有1.06億個(gè)晶體管），架構(gòu)將比目前的單核心處理器架構(gòu)要復(fù)雜93％～94%; 首款雙核心Opteron的工作頻率為1.6GHz; 雙核AMD64架構(gòu)與目前的AMD64架構(gòu)相比沒有任何改變，仍將使用1GHz HyperTransport總線與芯片組連接及支持雙通道DDR內(nèi)存技術(shù); 兼容目前支持單核Athlon 64和Opteron處理器的芯片組，所以升級最新BIOS就能使目前所有K8平臺支持新的雙內(nèi)核處理器，從而大大降低應(yīng)用和升級成本; 最大功耗將低于95W，能在目前為Athlon 64和Opteron處理器制定的散熱系統(tǒng)下正常工作; 雙核Opteron也引入了一些創(chuàng)新技術(shù)，包括支持10條新SSE3指令，擁有4路聯(lián)合緩沖區(qū)而不是目前的2路，并引入了節(jié)能技術(shù)。芯片采用940管腳的lidded micro PGA封裝，管腳間距為1.27mm，31×31陣列，陶瓷基板尺寸為40mm×40mm。

AMD認(rèn)為，它的雙核Opteron并不只是簡單地將兩個(gè)Opteron處理器核心集成在一個(gè)硅芯片（或稱DIE）上，與單核Opteron相比，它增添了“系統(tǒng)請求接口”和“交叉開關(guān)”,它們的作用是對兩個(gè)核心的任務(wù)進(jìn)行仲裁，實(shí)現(xiàn)核與核之間的通信。它們與集成的內(nèi)存控制器和HyperTransport總線配合，可讓每個(gè)核心都有獨(dú)享的I/O帶寬、避免資源爭搶，實(shí)現(xiàn)更小的內(nèi)存延遲，并提供更大的擴(kuò)展空間，讓雙核能輕易擴(kuò)展成為多核。

英特爾的多核微處理器芯片

多核微處理器Pentium D/Pentium E

雙核奔騰至尊版和奔騰D采用共享前端總線的雙核架構(gòu)，各核心的L1 、L2 Cache均為獨(dú)立，雙核爭用前端總線的仲裁功能放在芯片組的北橋芯片中。英特爾認(rèn)為系統(tǒng)中的主要瓶頸還是內(nèi)存、I/O總線和硬盤系統(tǒng)，因此在945和955系列芯片組中加強(qiáng)了對PCI-Express總線的支持，增加了對更高速DDR2內(nèi)存的支持，對串行ATA的支持速度由1.5Gb/s升級為3Gb/s，進(jìn)一步增加了對磁盤陣列RAID 5 和RAID 10的支持。奔騰至尊版還加入了超線程技術(shù)。

以迅馳技術(shù)為核心的Core Duo和Core 2 Duo

Core Duo是2006年剛剛發(fā)布的新一款多核微處理器芯片，開發(fā)代號為Yonah。該芯片使用采用迅馳技術(shù)的Pentium CPU作為其內(nèi)核，主要用于筆記本電腦。該芯片與其它英特爾已經(jīng)發(fā)布的多核微處理器相比的最大區(qū)別是采用了Smart Cache技術(shù)，兩個(gè)核共享一個(gè)2MB的2級Cache和系統(tǒng)接口總線。

Core Duo已知的亮點(diǎn)還有它采用的三項(xiàng)技術(shù)，分別是:

● 讓它支持SSE/SSE2/SSE3指令集解碼、優(yōu)化其浮點(diǎn)計(jì)算能力的“Digital Media Boost”技術(shù);

● 由SpeedStep技術(shù)演化而來、可讓Yonah每個(gè)核心根據(jù)電池電量自動、獨(dú)立地進(jìn)行降頻或休眠等節(jié)能操作的Dynamic Power Coordination技術(shù);

● 通過在每個(gè)核心中集成溫度傳感器來偵測處理器是否過熱或耗能過高、從而進(jìn)行降頻操作（可讓單一核心獨(dú)自降頻）的Advanced Thermal Manager技術(shù)。

以Xeon為基礎(chǔ)的多核微處理器

英特爾在2006年推出第一個(gè)雙核心Xeon處理器，研發(fā)代號為“Dempsey”和“Paxville”。其中Dempsey針對雙處理器系列，Paxville則針對多對稱處理系統(tǒng)。雙核心Xeon處理器和Smithfield之間的主要差別是雙核心Xeon支持Hyper-Threading技術(shù)，能同時(shí)執(zhí)行4線程的運(yùn)算任務(wù)。為了支持Dempsey和Paxville，英特爾將在2006年初發(fā)布Blackford和Greencreek兩款芯片組。這兩款芯片組的最大特點(diǎn)是充分支持Buffered DIMM、FB-DIMM內(nèi)存及新雙獨(dú)立總線，它采用點(diǎn)對點(diǎn)的拓?fù)浼軜?gòu)，可以讓每個(gè)物理內(nèi)核直接與北橋芯片相連接。這項(xiàng)革新將能顯著增加英特爾多處理器系統(tǒng)的性能，而此前英特爾多處理系統(tǒng)的所有處理器往往需要共享一條總線。。

Itanium 2 為基礎(chǔ)的多核微處理器Montecito

2005年英特爾為Itanium家族帶來研發(fā)代號為Montecito的雙核心Itanium處理器。Montecito擁有兩個(gè)Itanium 物理內(nèi)核，由整合的arbiter仲裁裝置管理、協(xié)調(diào)工作及擁有更大容量的L3緩存。像Smithfield處理器一樣，Montecito的緩存也被平均分配到兩個(gè)物理核心之間。Montecito處理器擁有24MB L3緩存(每個(gè)物理核獨(dú)立擁有12Mb)及2組 L2緩存記憶: 其中1MB為指令緩存(由兩物理核心共享和512 KB數(shù)據(jù)緩存，其中各核心獨(dú)立擁有256KB數(shù)據(jù)緩存)。因此，一個(gè)雙核心Itanium 2處理器所擁有緩存容量將達(dá)到26.5MB，而核心將由17.2億個(gè)晶體管組成

第一款Montecito處理器將采用90nm生產(chǎn)技術(shù)生產(chǎn)，核心尺寸將達(dá)到驚人的580平方毫米。Montecito處理器的初始頻率將為1.7GHz。功耗將控制到100W范圍內(nèi)。由于Montecito中的兩個(gè)核心之間支持分割運(yùn)算處理，因此Montecito將支持與Hyper-Threading相類似的Coarse-Grained Multi-Threading技術(shù)。每個(gè)核心在操作系統(tǒng)中被視為兩個(gè)邏輯處理器，所以每顆Montecito將被視同四個(gè)處理器，Montecito的性能將是目前Itanium 2 9M的1.5～2倍，但增加了2%的核心面積。而且Montecito處理器將也支持Pellston技術(shù)(此技術(shù)可以提高緩存運(yùn)行的可靠性，可以隨時(shí)驗(yàn)證cache-line內(nèi)的數(shù)據(jù)，如果發(fā)生錯(cuò)誤，處理器將有能力停用有問題的緩存線程)和Foxton技術(shù)(一種處理器控溫技術(shù)，可以通過降低處理器的效能來降低溫度)。

在2006年，雙核心Montecito處理器的產(chǎn)品線將有所延伸。英特爾將針對雙處理器系統(tǒng)對Montecito進(jìn)行改良，推出電壓更低的Millington處理器。然后Montecito和Millington將會改用65nm生產(chǎn)技術(shù)，并且統(tǒng)一改用“Montvale”研發(fā)代號。

英特爾多核微處理器的路線圖

英特爾的下一款65nm芯片是Whitefield。它是具有8MB或16MB L2高速緩存及四個(gè)Merom內(nèi)核的處理器。

英特爾準(zhǔn)備運(yùn)用45nm工藝在芯片中放置8個(gè)內(nèi)核，8核心產(chǎn)品稱做Yorkfield與Harpertown。在技術(shù)方面，Yorkfield和Harpertown內(nèi)核非常類似，只不過Yorkfield是臺式電腦專用，Harpertown則是針對企業(yè)級用戶。

就目前的狀況，英特爾可能使用四個(gè)Wolfdale芯片（每個(gè)芯片各有3MB L2高速緩存）以制造出8核心的超級處理器芯片。另外，英特爾也可能推出兩個(gè)各有6MB L2緩存的4核心芯片。雖然這些都還在規(guī)劃中，我們相信用不了多久就能看到這些設(shè)計(jì)。

IBM的多核微處理器

Power 5

雙核心Power5芯片將L1 Cache 和L2 Cache集成在片內(nèi)，L3 Cache放在片外。L1 Cache為私有，L2 Cache為共享。三個(gè)0.625MB的L2 Cache和兩個(gè)核心之間用CIU（Core Interface Unit）連接，L2 Cache和L3 Cache之間直接互聯(lián)。內(nèi)存到芯片的帶寬為16GB/s。POWER5還加入了SMT技術(shù)。Power 5與Power4的最大不同在于與三級Cache的連接方式。并且提升了2級Cache和3級Cache的容量，將訪存帶寬提高到16GB/s。

此外，Power5提供8組線程優(yōu)先層數(shù)，以改進(jìn)處理器執(zhí)行資源的分配彈性。對于無法從SMT模式中得到效益的單線程應(yīng)用程序，Power5亦提供ST模式，將全部運(yùn)算資源集中在該線程，在AIX下，系統(tǒng)管理者可以使用smtctl命令動態(tài)啟動/關(guān)閉SMT模式（Linux尚未支持）。由于SMT提高處理器執(zhí)行單元的使用率，直接拉高處理器的耗電量，Power5加入了動態(tài)電源管理機(jī)制，有別于一般以降低頻率，或是關(guān)閉部分功能單元的傳統(tǒng)方式，Power5可以在不降低頻率的前提下，動態(tài)關(guān)閉用不到的邏輯閘，以兼顧效能及省電。

IBM在去年公布的Power處理器路線圖，透露了Power6將是采用“Ultra High Frequency”的設(shè)計(jì)，和前面眾多雙核心的Power處理器相比，顯得獨(dú)樹一幟。在“頻率無用論”的浪潮中，Power4率先采用雙核心設(shè)計(jì)的IBM，卻似乎回過頭來大幅提升處理器的頻率。這是否代表IBM在工藝技術(shù)上有著重大突破，或者是另類的策略考慮，相當(dāng)值得觀察。

Cell－異構(gòu)CMP

Cell是以IBM，SONY和TOSHIBA等公司共同研發(fā)的。內(nèi)部有一個(gè)64位PowerPC微處理器部件（PPE），8個(gè)協(xié)處理器部件（SPE），二級Cache。它共有9個(gè)CPU內(nèi)核，一個(gè)Power架構(gòu)RISC型64位CPU主核“PPE”和8個(gè)浮點(diǎn)處理用的32位8路SIMD型CPU從核“SPE”（Synergistic Processing Element）。 Power微處理器內(nèi)核是Cell處理器的大腦，是運(yùn)行設(shè)備的主操作系統(tǒng)，并為8個(gè)“協(xié)處理器”分配任務(wù)。Cell本身的結(jié)構(gòu)是可編程的，可根據(jù)具體需求增加或減少協(xié)處理器的數(shù)量。

Cell的PPE可以同時(shí)執(zhí)行2個(gè)線程的SMT架構(gòu)（類似于英特爾的HT超線程技術(shù)），一級Cache配備16kB指令Cache和16kB數(shù)據(jù)Cache以及512kB的二級Cache。1個(gè)SPE的最大單精度浮點(diǎn)運(yùn)算速度為32G Flops，8個(gè)SPE的峰值性能為256GFLOPS，9個(gè)核心同步時(shí)鐘運(yùn)行。Cell采用靈活的架構(gòu)設(shè)計(jì)，使得它相對于傳統(tǒng)處理器提供了一種突破性的解決方案。Cell處理器的另一個(gè)優(yōu)勢是同時(shí)支持多種操作系統(tǒng)。

SPE上有一個(gè)浮點(diǎn)運(yùn)算部件和一個(gè)整數(shù)運(yùn)算部件，以及一個(gè)置換部件，轉(zhuǎn)移部件和負(fù)責(zé)與本地256KB的存儲器相連的Load/Store部件。SPE可同時(shí)執(zhí)行2條指令超標(biāo)量，并配備有浮點(diǎn)和整數(shù)部件公用的128位×128個(gè)的通用寄存器。SPE內(nèi)部的數(shù)據(jù)總線是128位的，支持128位的SIMD運(yùn)算。SPE通過DMA部件與內(nèi)部總線相連接，與存儲器，主核和其他SPE相連接。為了便于核間通信，整個(gè)Cell內(nèi)部是統(tǒng)一編址的。

部件互聯(lián)總線（EIU）將PPE、SPE、存儲器控制器和IO控制器連接在一起。EIU由四組環(huán)組成，每一組環(huán)都是128位的。為了減少耦合噪聲，將線分成四組，每組用電源和地進(jìn)行屏蔽。Cell處理器具有豐富的工作模式: 函數(shù)offload 模式、設(shè)備擴(kuò)展模式、計(jì)算加速模式、流模式、共享存儲器多處理器模式、非對稱線程運(yùn)行模式，其峰值性能達(dá)256Gflops。

Sun和Fujitsu的多核微處理器UltraSPARC IV

UltraSPARC IV是一個(gè)雙核微處理器，其內(nèi)部集成了兩個(gè)經(jīng)過修改的UltraSparc III。采用0.13μm CMOS工藝，工作頻率為1.2GHz。兩個(gè)核通過系統(tǒng)接口部件（SIU）相連接，采用監(jiān)聽方式保證兩個(gè)核內(nèi)的Cache一致性。每個(gè)核有64KB的數(shù)據(jù)Cache是4路組相聯(lián)，并且包含有一個(gè)2KB的預(yù)取Cache和2KB的寫Cache。指令Cache的容量只有32KB，也是4路組相聯(lián)的。所有一級Cache的運(yùn)行速度只有處理器工作頻率的一半。芯片工作在1.2GHz時(shí)，每個(gè)核的峰值性能為2.4Gflops。芯片支持監(jiān)聽一致性協(xié)議，支持多個(gè)芯片間的Cache一致性。

Sun在去年10月下旬微處理器論壇時(shí)正式披露了UltraSPARC Ⅳ的改良版—UltraSPARCⅣ+處理器。結(jié)構(gòu)上仍維持原先雙核心設(shè)計(jì)，不過UltraSPARCⅣ+將預(yù)取緩沖區(qū)從原先一條增加為八條，同時(shí)一級高速緩存增加為128KB，最重要的是首度內(nèi)建2MB二級高速緩存，并且原先的L2 tag就變成L3 Tag，對外連接的二級高速緩存變成三級高速緩存，倍增為32MB。采用90納米重新打造、加入L2 Cache之后的UltraSPARCⅣ+，主頻大幅拉升到1.8GHz，功耗也降低為90W。UltraSPARCⅣ+的芯片多線程效能得以大幅攀升，同時(shí)對外的32MB三級緩存也能跟UltraSPARCⅣ+處理器內(nèi)的二級緩存協(xié)同運(yùn)作，以降低L2 Cache 延時(shí)和對外搜尋三級緩存的延遲時(shí)間。

Fujitsu已經(jīng)推出90nm工藝所生產(chǎn)的SPARC64 V，頻率介于1.8GHz至1.9GHz，擁有4MB L2高速緩存，晶體管約四億，在頻率超過2GHz時(shí)，耗電量依然不高于65W。近期公布的SPEC CPU 2000效能數(shù)據(jù)也相當(dāng)?shù)某錾?.89GHz的90nm SPAR64 V，整數(shù)及浮點(diǎn)分別有1345和1803。計(jì)劃2006年推出SPARC64 VI。

UltraSPARC T1

2005年Sun公司發(fā)布了UltraSparc T1微處理器，主要定位于網(wǎng)絡(luò)處理市場，結(jié)合了CMP與MT技術(shù)。它包含了8個(gè)處理器核心，每個(gè)處理器核心可以同時(shí)運(yùn)行4個(gè)線程。芯片一個(gè)引人注目的特性就是片上集成的TCP/IP Offload引擎。TOE可以大幅度減少CPU開銷并提高網(wǎng)絡(luò)帶寬利用率和降低網(wǎng)絡(luò)延遲，在10G以太網(wǎng)時(shí)代這一特性非常重要。

每個(gè)核有4路組相聯(lián)。容量為16KB的一級指令Cache，4路組相聯(lián)，容量為8KB的一級數(shù)據(jù)Cache，以及一個(gè)分成4個(gè)體，12路組相聯(lián)，容量為3MB的二級Cache。有4個(gè)，144位的DDR2存儲器控制，工作頻率為533MHz，峰值帶寬約32GB/s。總線接口為128位的，工作頻率為150～200MHz，峰值帶寬為3.1GB/s。該芯片使用0.09μm CMOS工藝，9層銅金屬布線，工作頻率有1.0GHz和1.2GHz兩種，峰值性能為9.2Gflops。平均功耗為72W，峰值功耗僅79W。

HP的多核微處理器

HP PA-RISC 8800微處理器

HP PA-RISC 8800 是2005年2月發(fā)布的，它使用0.13μm工藝，工作頻率為900MHz～1GHz。芯片有兩個(gè)核心，芯片的帶寬為6.4GB/s。CPU核心幾乎是PA-RISC 8700+的縮小版。指令Cache和數(shù)據(jù)Cache都達(dá)到1.5MB，都是4路組相聯(lián)的，片上沒有二級Cache，通過片上大容量的一級Cache來彌補(bǔ)其不足，片外二級Cache最大容量可達(dá)32MB。

PA-RISC 8800的每個(gè)核都是亂序執(zhí)行的，有32個(gè)整數(shù)寄存器文件和浮點(diǎn)寄存器文件，整數(shù)部件有兩個(gè)加/邏輯部件，兩個(gè)移位/合并部件以及兩個(gè)進(jìn)行存儲器訪問管理的Load/Store部件。浮點(diǎn)部件也有兩套乘加部件和兩套除法/平方根部件，每個(gè)核實(shí)現(xiàn)的峰值性能為4Gflops。所以整個(gè)芯片的峰值性能為8Gflops。

根據(jù)HP的計(jì)劃，HP的PA-RISC 8900還將繼續(xù)，將于IA-64 Itanium為核心的Montecito同時(shí)存在，這與先前宣布的將終止8800后繼的芯片的研發(fā)相矛盾。

多核產(chǎn)品發(fā)展展望

多核微處理器以其開發(fā)時(shí)間短、性能高而得到眾多廠商的青睞，AMD和英特爾還針對臺式機(jī)、服務(wù)器和筆記本電腦推出各種型號的微處理器。與2005年相對落后的情況相比，英特爾公司明顯走在了2006年多核研究的前列。在新近召開的英特爾信息技術(shù)峰會上，英特爾展示了最新的多核研究成果——酷睿雙核處理器。2006年英特爾還將陸續(xù)有3款基于全新構(gòu)架的新型雙核處理器面世，它們分別是Sossaman、Demsey和Woodcrest。英特爾計(jì)劃在2007年年初推出針對雙路服務(wù)器的4核處理器Clovertown和針對高端桌面?zhèn)€人電腦的4核處理器Kentsfield。同時(shí)，英特爾正在準(zhǔn)備一款代號為“Yorkfield”的8核芯片，計(jì)劃在2008年推出。AMD也在開發(fā)4核芯片，據(jù)報(bào)道，還準(zhǔn)備開發(fā)16核的芯片。在國內(nèi)，中科院計(jì)算機(jī)研究所已經(jīng)開始多核芯片的研發(fā)工作，計(jì)劃在2006年開始研發(fā)4核芯片，以后陸續(xù)啟動8核、32核芯片等研發(fā)工作。CMP 芯片正方興未艾，成為未來推動微處理器發(fā)展的一個(gè)重要因素。